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如何實(shí)現(xiàn)基于FPGA Vivado的74系列IP封裝呢？

雙擊桌面圖標(biāo)打開Vivado 2017.2，或者選擇開始>所有程序>Xilinx Design Tools> Vivado 2017....

2023-07-30 標(biāo)簽：fpgaFPGA設(shè)計(jì)TCL 677 0

復(fù)位信號(hào)是什么意思？復(fù)位信號(hào)的作用？詳解Xilinx FPGA復(fù)位信號(hào)那些事

復(fù)位信號(hào)幾乎是除了時(shí)鐘信號(hào)外最常用的信號(hào)了，幾乎所有數(shù)字系統(tǒng)在上電的時(shí)候都會(huì)進(jìn)行復(fù)位，這樣才能保持設(shè)計(jì)者確定該系統(tǒng)的系統(tǒng)模式的狀態(tài)，以便于更好的進(jìn)行電子...

2023-07-27 標(biāo)簽：fpga驅(qū)動(dòng)器反相器 7526 0

ICer這5種bug你是不是經(jīng)常遇到？

錯(cuò)誤的地方：在時(shí)鐘上升沿處處理復(fù)位信號(hào)，但未同步復(fù)位信號(hào)到時(shí)鐘域，可能導(dǎo)致復(fù)位信號(hào)的抖動(dòng)或同步問題。

2023-07-21 標(biāo)簽：寄存器計(jì)數(shù)器RTL 435 0

什么是形式驗(yàn)證(Formal驗(yàn)證)？Formal是怎么實(shí)現(xiàn)的呢？

相信很多人已經(jīng)接觸過驗(yàn)證。如我以前有篇文章所寫驗(yàn)證分為IP驗(yàn)證，F(xiàn)PGA驗(yàn)證，SOC驗(yàn)證和CPU驗(yàn)證，這其中大部分是采用動(dòng)態(tài)仿真(dynamic sim...

2023-07-21 標(biāo)簽：fpga仿真器SoC芯片 9673 0

Signal tap邏輯分析儀使用教程

在之前的設(shè)計(jì)開發(fā)時(shí)，利用modelsim得出中間某單元的數(shù)據(jù)，并且輸入也是設(shè)計(jì)者在testbench中自己給出的。

2023-07-18 標(biāo)簽：FPGA設(shè)計(jì)存儲(chǔ)器RTL 764 0

Clock Gating的特點(diǎn)、原理和初步實(shí)現(xiàn)

當(dāng)下這社會(huì)，沒有幾萬個(gè)Clock Gating，出門都不好意思和別人打招呼！

2023-07-17 標(biāo)簽：驅(qū)動(dòng)器寄存器RTL 3818 0

FPGA狀態(tài)機(jī)設(shè)計(jì)思想

硬件電路設(shè)計(jì)通常以并行方式實(shí)現(xiàn)，但是在實(shí)際工程中經(jīng)常會(huì)存在系統(tǒng)按照順序邏輯執(zhí)行的需求。

2023-07-17 標(biāo)簽：FPGA設(shè)計(jì)RTL狀態(tài)機(jī) 787 0

淺談RTL中常見的bug

在你們的工作中都遇到過哪些bug呢？下面這些你見過沒？

2023-07-15 標(biāo)簽：寄存器仿真時(shí)鐘 777 0

RTL實(shí)例化的clock gating cell淺見

現(xiàn)在的深亞納米工藝的設(shè)計(jì)中，低功耗已經(jīng)是一個(gè)日漸總要的主題了，尤其是移動(dòng)市場(chǎng)蓬勃發(fā)展起來之后，功耗的要求越來越嚴(yán)格，據(jù)傳，在高級(jí)的手機(jī)系統(tǒng)開發(fā)的過程中，...

2023-07-14 標(biāo)簽：控制器寄存器RTL 1804 0

RTL電路的設(shè)計(jì)原則和方法

既然RTL是寄存器傳輸級(jí)電路，那么電路設(shè)計(jì)就一定是以寄存器的特性為基礎(chǔ)進(jìn)行設(shè)計(jì)。

2023-07-13 標(biāo)簽：寄存器加法器鎖存器 5639 0

寄存器是什么 掌握使用寄存器做設(shè)計(jì)需要注意的事項(xiàng)

既然RTL是以寄存器行為為基礎(chǔ)，那么就必須先了解寄存器是什么，并且掌握使用寄存器做設(shè)計(jì)需要注意的事項(xiàng)。

2023-07-13 標(biāo)簽：寄存器RTLD觸發(fā)器 1306 0

當(dāng)RTL代碼的接口中存在數(shù)組形式的接口時(shí)如何處理？

當(dāng)在SpinalHDL中調(diào)用別人的RTL代碼時(shí)，需要采用BlackBox進(jìn)行封裝。對(duì)于大多數(shù)場(chǎng)景，想必小伙伴們都已輕車熟路。

2023-07-12 標(biāo)簽：轉(zhuǎn)換器RTLVerilog語(yǔ)言 408 0

RAL寄存器模型操作指南

寄存器模型操作，指的是通過寄存器模型對(duì)RTL中寄存器進(jìn)行讀寫訪問，或者同步寄存器模型與RTL中寄存器的值。

2023-07-12 標(biāo)簽：寄存器RTLUVM 932 0

如何在Advanced IO Wizard(XPHY)中使用XPIO_VREF

SelectIO架構(gòu)手冊(cè) AM010 描述了如何使用 XPIO_VREF原語(yǔ)來調(diào)整 Internal Vref

2023-07-11 標(biāo)簽：接口RTLVersal 466 0

如何利用萊迪思宏設(shè)計(jì)流程縮短FPGA設(shè)計(jì)周期

隨著FPGA密度和復(fù)雜性的提高，設(shè)計(jì)團(tuán)隊(duì)會(huì)將之前由其他類型的半導(dǎo)體（如ASIC和MCU）處理的設(shè)計(jì)遷移到這些更復(fù)雜的FPGA上。

2023-07-06 標(biāo)簽：濾波器FPGA設(shè)計(jì)寄存器 481 0

探討一下SDC的各種語(yǔ)法構(gòu)成和整體結(jié)構(gòu)

SDC是一個(gè)設(shè)計(jì)從RTL到netlist的橋梁，是FE/ME/BE都需要掌握的一項(xiàng)基本技能。通常情況來說，由前端工程師（designer）提供SDC文件...

2023-07-06 標(biāo)簽：EDA工具RTLDRC 3121 0

時(shí)序（Timing）對(duì)功能ECO有多重要

功能ECO主要指當(dāng)RTL更新后對(duì)后端APR網(wǎng)表做的功能方面的改動(dòng)。

2023-07-05 標(biāo)簽：RTLDRCECO 1357 0

低功耗之門控時(shí)鐘設(shè)計(jì)

clock gating和power gating是降低芯片功耗的常用手段，相比power gating設(shè)計(jì)，clock gating的設(shè)計(jì)和實(shí)現(xiàn)更為簡(jiǎn)...

2023-06-29 標(biāo)簽：寄存器鎖存器RTL 3349 0

有沒有辦法像debug RTL代碼一樣將UVM中變量拉到波形上看呢？

我們常用的debug UVM的方法是通過打印log實(shí)現(xiàn)。有沒有辦法像 debug RTL代碼一樣將 UVM 中變量拉到波形上看呢？答案是有的，下面讓我們...

2023-06-29 標(biāo)簽：仿真器RTLUVM 1226 0