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RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

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rtl技術(shù)

芯片設(shè)計(jì)進(jìn)階之路—SpyGlass CDC流程深入理解

隨著技術(shù)的發(fā)展，數(shù)字電路的集成度越來越高，設(shè)計(jì)也越來越復(fù)雜。很少有系統(tǒng)會(huì)只工作在同一個(gè)時(shí)鐘頻率。一個(gè)系統(tǒng)中往往會(huì)存在多個(gè)時(shí)鐘，這些時(shí)鐘之間有可能是同步的...

2023-06-21 標(biāo)簽：鎖存器 RTL GUI 1.5萬(wàn) 0

Vivado教程之Vivado的對(duì)比不同Design Runs功能

有時(shí)我們需要對(duì)比不同情形下的各類報(bào)告，以偵測(cè)這些“不同”對(duì)設(shè)計(jì)的影響。所謂的“不同情形”通常有以下幾類：

2018-11-25 標(biāo)簽：RTL 代碼 Vivado 1.1萬(wàn) 0

RTL級(jí)設(shè)計(jì)的基本要素和步驟是什么

　　綜合(Logic Synthesize)是指將HDL語(yǔ)言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門等基本邏輯單元組成的門級(jí)連接(網(wǎng)表),并根據(jù)設(shè)計(jì)目標(biāo)與...

2023-01-17 標(biāo)簽：寄存器 HDL RTL 1.0萬(wàn) 0

講述增量編譯方法，提高Vivado編譯效率

當(dāng)RTL代碼修改較少時(shí)，使用增量編譯功能可以提高工程的編譯速度，Incremental Compile增量編譯是Vivado提供的一項(xiàng)高階功能。目的旨在...

2019-01-22 標(biāo)簽：RTL 編輯器 9845 0

什么是形式驗(yàn)證(Formal驗(yàn)證)？Formal是怎么實(shí)現(xiàn)的呢？

相信很多人已經(jīng)接觸過驗(yàn)證。如我以前有篇文章所寫驗(yàn)證分為IP驗(yàn)證，F(xiàn)PGA驗(yàn)證，SOC驗(yàn)證和CPU驗(yàn)證，這其中大部分是采用動(dòng)態(tài)仿真(dynamic sim...

2023-07-21 標(biāo)簽：fpga 仿真器 SoC芯片 9673 0

IC設(shè)計(jì)前仿真和后仿真之間有哪些異同點(diǎn)呢？

一個(gè)完整的電路設(shè)計(jì)中必然包含前仿真和后仿真兩個(gè)部分，它們都屬于驗(yàn)證的必要環(huán)節(jié)。

2023-03-07 標(biāo)簽：IC設(shè)計(jì)RTL SPEC 9448 0

簡(jiǎn)單講解AXI Interconnect IP核的使用方法

最近需要用到AXI接口的模塊，xilinx的IP核很多都用到了AXI總線進(jìn)行數(shù)據(jù)和指令傳輸。如果有多個(gè)設(shè)備需要使用AXI協(xié)議對(duì)AXI接口的BRAM進(jìn)行讀...

2023-06-19 標(biāo)簽：控制器 RTL VCS 8762 0

什么是數(shù)字后仿？淺談芯片數(shù)字后仿的那些事

這是相對(duì)于數(shù)字前仿來說的。從概念上來說，數(shù)字驗(yàn)證包含兩方面的內(nèi)容，數(shù)字前仿和數(shù)字后仿。

2023-03-15 標(biāo)簽：寄存器 EDA工具 RTL 8369 0

數(shù)字前端生存指南—RTL

在數(shù)字前端領(lǐng)域，RTL幾乎與“設(shè)計(jì)代碼”概念相同。

2023-12-04 標(biāo)簽：寄存器 EDA工具 RTL 7880 0

Xilinx高質(zhì)量時(shí)鐘輸出ODDR原語(yǔ)的概述及使用方法

在SDR接口中，ODDR轉(zhuǎn)發(fā)時(shí)鐘（仍在時(shí)鐘樹內(nèi)），輸出端要直連到輸出port，不可加邏輯

2023-06-27 標(biāo)簽：SDR RTL GPIO 7629 0

復(fù)位信號(hào)是什么意思？復(fù)位信號(hào)的作用？詳解Xilinx FPGA復(fù)位信號(hào)那些事

復(fù)位信號(hào)幾乎是除了時(shí)鐘信號(hào)外最常用的信號(hào)了，幾乎所有數(shù)字系統(tǒng)在上電的時(shí)候都會(huì)進(jìn)行復(fù)位，這樣才能保持設(shè)計(jì)者確定該系統(tǒng)的系統(tǒng)模式的狀態(tài)，以便于更好的進(jìn)行電子...

2023-07-27 標(biāo)簽：fpga 驅(qū)動(dòng)器反相器 7526 0

大多數(shù)FPGA設(shè)計(jì)人員都充滿熱情地開展專業(yè)化問題解決和創(chuàng)造性工作，當(dāng)然，他們工作壓力也相當(dāng)大，工作流程也非常單調(diào)乏味。幸運(yùn)的是，EDA公司和FPGA廠商...

2017-11-22 標(biāo)簽：fpga rtl sdc 7445 0

什么是DFX技術(shù)？DFX設(shè)計(jì)一定要執(zhí)行設(shè)計(jì)規(guī)則檢查嗎？

DFX（Dynamic Function eXchange）的前身是PR（部分可重配置，Partial Reconfiguration）。

2023-09-21 標(biāo)簽：fpga VHDL語(yǔ)言 RTL 6791 0

XIlinx利用HLS進(jìn)行加速設(shè)計(jì)進(jìn)度

接著開始正文。據(jù)觀察，HLS的發(fā)展呈現(xiàn)愈演愈烈的趨勢(shì)，隨著Xilinx Vivado HLS的推出，intel也快馬加鞭的推出了其HLS工具。HLS可以...

2019-07-31 標(biāo)簽：RTL HLS 6568 0

設(shè)計(jì)直接從RTL流向GDSII

EDA行業(yè)的歷史不斷受到技術(shù)周期性動(dòng)蕩以及權(quán)力平衡的影響。隨著電子設(shè)計(jì)自動(dòng)化（EDA）解決方案的創(chuàng)建，半導(dǎo)體工藝技術(shù)的進(jìn)步和不斷增加的上市時(shí)間需求成為必...

2019-08-12 標(biāo)簽：RTL GDSII PCB打樣 6398 0

Vivado開發(fā)技巧：綜合策略與合適的編譯順序

綜合（Synthesis）是指將RTL設(shè)計(jì)轉(zhuǎn)換為門級(jí)描述。Vivado開發(fā)套件中的綜合工具是一款時(shí)序驅(qū)動(dòng)型、專為內(nèi)存使用率和性能優(yōu)化的綜合工具，支持Sy...

2020-12-29 標(biāo)簽：vhdl RTL Vivado 5868 0

RTL電路的設(shè)計(jì)原則和方法

既然RTL是寄存器傳輸級(jí)電路，那么電路設(shè)計(jì)就一定是以寄存器的特性為基礎(chǔ)進(jìn)行設(shè)計(jì)。

2023-07-13 標(biāo)簽：寄存器加法器鎖存器 5639 0

Verilog inout雙向口使用和仿真的方法

芯片外部引腳很多都使用inout類型的，為的是節(jié)省管腿。一般信號(hào)線用做總線等雙向數(shù)據(jù)傳輸?shù)臅r(shí)候就要用到INOUT類型了。就是一個(gè)端口同時(shí)做輸入和輸出。

2023-06-25 標(biāo)簽：VHDL語(yǔ)言 RTL MODELSIM仿真 5501 0

【紫光同創(chuàng)國(guó)產(chǎn)FPGA教程】【第六章】PDS下按鍵消抖實(shí)驗(yàn)

按鍵做為基本的人機(jī)輸入接口，在很多電子設(shè)計(jì)中都能見到，由于機(jī)械特性，在按鍵按下或松開的時(shí)候，按鍵輸入值是有抖動(dòng)的，無(wú)論按下去是多平穩(wěn)，都難以消除抖動(dòng)，按...

2021-02-04 標(biāo)簽：fpga RTL 按鍵 5331 0

如何調(diào)試設(shè)計(jì)中的時(shí)鐘域交匯問題

本篇博文中的分析是根據(jù)客戶真實(shí)問題撰寫的，該客戶發(fā)現(xiàn)即使時(shí)序已得到滿足的情況下，硬件功能仍出現(xiàn)錯(cuò)誤。最后發(fā)現(xiàn)，問題與時(shí)鐘域交匯（Clock Domai...

2021-08-20 標(biāo)簽：寄存器 RTL CDC 5314 0

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