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標(biāo)簽 > rtl
RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。
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使用MATLAB和Simulink創(chuàng)建FPGA原型的最佳方法
芯片設(shè)計(jì)和驗(yàn)證工程師通常要為在硅片上實(shí)現(xiàn)的每一行RTL代碼寫出多達(dá)10行測(cè)試平臺(tái)代碼。驗(yàn)證任務(wù)在設(shè)計(jì)周期內(nèi)可能會(huì)占用50%或更多的時(shí)間。盡管如此辛 苦，...
用于AM/FM、ISM頻段、LoRa傳輸以及衛(wèi)星追蹤的RTL-SDR簡(jiǎn)介
傳統(tǒng)上來說，無線電接收機(jī)僅包含硬件組件，如濾波器、放大器、調(diào)制器和解調(diào)器等等。從最基本的層面來說，所有這些組件的工作方式都是對(duì)一個(gè)模擬信號(hào)執(zhí)行各種數(shù)學(xué)運(yùn)...
經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達(dá)式和運(yùn)算符。
基于方法學(xué)flow來聊聊APR工具placement
眾所周知，在prePlace階段打完P(guān)ower后，需要使用APR工具把網(wǎng)表中存在的例化完的instance來全 局放置在core內(nèi)，這個(gè)布局階段（pla...
利用硬件輔助工具加速芯片前端設(shè)計(jì)的功能性驗(yàn)證階段
軟件仿真(Simulation)，F(xiàn)PGA原型驗(yàn)證(FPGA Based Prototyping)和硬件仿真加速(Emulation)這三種有效的功能驗(yàn)...
2022-10-10 標(biāo)簽：FPGA設(shè)計(jì)RTLAHB總線 1487 0
如何通過Vivado Synthesis中的URAM矩陣自動(dòng)流水線化來實(shí)現(xiàn)最佳時(shí)序性能
UltraRAM 原語（也稱為 URAM）可在 Xilinx UltraScale + 架構(gòu)中使用，而且可用來高效地實(shí)現(xiàn)大容量深存儲(chǔ)器。由于大小和性能方...
參數(shù)化的代碼需要在靈活性和復(fù)雜性之間做出平衡，而且高度參數(shù)化代碼的驗(yàn)證是一個(gè)非常具有挑戰(zhàn)性的工作。
Clock Domain Crossing跨時(shí)鐘域檢查
如今典型的SOC 芯片都功能復(fù)雜、接口豐富，在眾多復(fù)雜功能中不可能所有功能都同時(shí)工作，為了能耗，大多數(shù)SOC 芯片都會(huì)切分成多個(gè)電壓域
大多數(shù)芯片設(shè)計(jì)團(tuán)隊(duì)在這一環(huán)節(jié)使用新思科技的數(shù)字設(shè)計(jì)產(chǎn)品系列，即Design Compiler或Fusion Compiler解決方案。
速度-面積互換原則是貫穿FPGA設(shè)計(jì)的重要原則：速度是指工程穩(wěn)定運(yùn)行所能達(dá)到的最高時(shí)鐘頻率，通常決定了FPGA內(nèi)部寄存器的運(yùn)行時(shí)序；面積是指工程運(yùn)行所消...
2023-06-09 標(biāo)簽：fpgaFPGA設(shè)計(jì)寄存器 1468 0
淺析形式驗(yàn)證的分類、發(fā)展、適用場(chǎng)景
Formal Verification：利用數(shù)學(xué)分析的方法，通過算法引擎建立模型，對(duì)待測(cè)設(shè)計(jì)的狀態(tài)空間進(jìn)行窮盡分析的驗(yàn)證。
和大家聊聊IC芯片驗(yàn)證中的風(fēng)險(xiǎn)
第一個(gè)，spec 理解錯(cuò)誤。這個(gè)問題比較致命。有些bug是designer理解錯(cuò)了spec導(dǎo)致的，然后dv也理解錯(cuò)了，最終導(dǎo)致bug沒有驗(yàn)證出來。
對(duì)于要求相位以及占空比嚴(yán)格的小數(shù)分頻，建議采用模擬電路實(shí)現(xiàn)。而使用數(shù)字電路實(shí)現(xiàn)只能保證盡量均勻，在長(zhǎng)時(shí)間內(nèi)進(jìn)行分頻。
在驗(yàn)證過程中讓DUT進(jìn)入特定場(chǎng)景只是驗(yàn)證的重要部分之一，驗(yàn)證環(huán)境還應(yīng)該檢查來自DUT的輸出響應(yīng)。
分享下SpinalHDL中SpinalConfig中的三項(xiàng)參數(shù)
當(dāng)我們采用SpinalSystemVerilog(demo0())的方式生成RTL代碼時(shí)其生成的代碼風(fēng)格
RTL設(shè)計(jì)方法學(xué)及設(shè)計(jì)原理之?dāng)?shù)字信號(hào)的類型分析
理解了寄存器的原理，在了解實(shí)際電路設(shè)計(jì)方法之前，先讓我們了解一下，在數(shù)字集成電路設(shè)計(jì)時(shí)，需要處理一些什么樣的信號(hào)類型，并且如何通過常用的電路結(jié)構(gòu)實(shí)現(xiàn)對(duì)這...
2023-08-01 標(biāo)簽：寄存器數(shù)字信號(hào)RTL 1410 0
基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（5）譯碼器
前面講完了編碼器，其實(shí)不知不覺地，也順便把譯碼器也講了，畢竟，二者是一個(gè)相反操作的過程，類似于加減，前進(jìn)與后退，調(diào)制與解調(diào)，F(xiàn)FT 和 IFFT 等等。
2023-10-09 標(biāo)簽：二進(jìn)制LED驅(qū)動(dòng)譯碼器 1410 0
寫testbench最最核心的部分就是發(fā)激勵(lì)，今天用一個(gè)簡(jiǎn)單的示例來介紹如何在uvm里給RTL發(fā)激勵(lì)。
把一個(gè)算法用RTL實(shí)現(xiàn)，有哪些比較科學(xué)的步驟？
通常來講，我們做算法實(shí)現(xiàn)，需要有對(duì)標(biāo)的算法模型，作為驗(yàn)證硬件邏輯設(shè)計(jì)是否正確的參考依據(jù)。
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