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教你學(xué)Vivado—以2選1多路選擇器為例

在EGO1開發(fā)板上實(shí)現(xiàn)2選1多路選擇器。

2023-10-02 標(biāo)簽：RTLFPGA芯片時序仿真 2348 0

Vivado 2023.2版本的新增功能

Vivado在前一段時間更新了2023.2版本，經(jīng)過一段時間的使用這個版本還是很絲滑的，用起來挺舒服。

2024-01-02 標(biāo)簽：IC設(shè)計仿真RTL 2342 0

verilog-2005和systemverilog-2017標(biāo)準(zhǔn)規(guī)范

作為邏輯工程師，在FPGA和數(shù)字IC開發(fā)和設(shè)計中，一般采用verilog，VHDL或SystemVerilog等作為硬件描述語言進(jìn)行工程設(shè)計，將一張白板...

2023-09-04 標(biāo)簽：fpgaVerilogSystem 2337 0

芯片后仿及SDF反標(biāo)

相對于RTL仿真，門級仿真占用的計算資源雖然很多，但是在靜態(tài)時序檢查（STA）工具普遍應(yīng)用之前，帶時序的動態(tài)門級仿真幾乎可以說是唯一的timing si...

2023-06-08 標(biāo)簽：芯片仿真RTL 2329 0

systemverilog：logic比reg更有優(yōu)勢？

在systemverilog協(xié)議中，logic定義四態(tài)值，即向量（vector）的每個位（bit）可以是邏輯0, 1, Z或X，與verilog協(xié)議中的...

2023-09-28 標(biāo)簽：驅(qū)動器仿真器RTL 2313 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計（2）比較器

在數(shù)字系統(tǒng)中，總是需要對一些數(shù)據(jù)進(jìn)行比較，比較兩個數(shù)值甚至多個數(shù)值的大小，然后進(jìn)行排序，于是，數(shù)值比較器（Comparator）的邏輯電路便應(yīng)運(yùn)而生。

2023-10-09 標(biāo)簽：邏輯電路比較器二進(jìn)制 2269 0

數(shù)字硬件建模SystemVerilog之Interface方法概述

SystemVerilog Interface是modport的一種，但比簡單的輸入、輸出或輸入輸出端口的功能更多。

2023-04-28 標(biāo)簽：時鐘發(fā)生器RTLUVM 2254 0

不同的Verilog代碼功耗與面積(PPA)差距能有多大？

ISP模塊中的同樣功能，兩份代碼，仿真功能都是OK的，區(qū)別是多打了一拍。

2023-04-26 標(biāo)簽：VerilogRTLVerilog語言 2161 0

淺談DC綜合工具的工作流程

在電路設(shè)計自動化的時代，綜合工具的作用不言而喻，通過綜合，設(shè)計人員能夠獲得自己所設(shè)計模塊的規(guī)模、時序性能和關(guān)鍵路徑等有用信息，進(jìn)而指導(dǎo)自己優(yōu)化設(shè)計結(jié)構(gòu)。...

2023-06-19 標(biāo)簽：電路設(shè)計HDLDC 2131 0

接口在Vivado Synthesis中使用時連接邏輯的用處

SystemVerilog 接口的開發(fā)旨在讓設(shè)計中層級之間的連接變得更加輕松容易。 您可以把這類接口看作是多個模塊共有的引腳集合。與必須在每個模塊上定義...

2019-03-30 標(biāo)簽：接口rtl 2104 0

RTL時序邏輯的綜合要求

數(shù)字門級電路可分為兩大類：組合邏輯和時序邏輯。鎖存器是組合邏輯和時序邏輯的一個交叉點(diǎn)，在后面會作為單獨(dú)的主題處理。

2023-01-13 標(biāo)簽：RAMRTL觸發(fā)器 2100 0

如何解決FPGA布局布線的擁塞問題呢？有哪些方法？

14.2節(jié)提到的問題①,即設(shè)計中有很大的扇出,對于如何獲知該扇出信號有多種途徑。常見的途徑是通過FPGAEditor(Xilinx)或者Fitter里R...

2024-03-20 標(biāo)簽：FPGA寄存器RTL 2049 0

如何讓級聯(lián)URAM獲得最佳時序性能

在上一篇文章里《如何使用UltraScale+芯片中UltraRam資源》，我們向大家介紹了在RTL設(shè)計中使用URAM的方法。其中，我們推薦大家使用Xi...

2023-09-26 標(biāo)簽：芯片XilinxRTL 1983 0