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RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

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rtl技術(shù)

用Elaborated Design優(yōu)化RTL的代碼

在Vivado FlowNavigator中有一個(gè)Elaborated Design，如下圖所示，屬于RTL Analysis這一步對應(yīng)的設(shè)計(jì)?？赡芎芏?..

2020-10-21 標(biāo)簽：RTL design 5026 0

通過ModelSim-Altera生成測試臺(tái)并通過NativeLink運(yùn)行RTL仿真的步驟

如何通過ModelSim-Altera生成測試臺(tái)，并通過NativeLink運(yùn)行RTL仿真

2018-06-22 標(biāo)簽：altera 仿真 rtl 4456 0

如何去實(shí)現(xiàn)一個(gè)半加器電路的設(shè)計(jì)呢？

加法器用于兩個(gè)數(shù)或者多個(gè)數(shù)的加和，加法器又分為半加器（half adder）和全加器（full adder）。

2023-05-22 標(biāo)簽：led燈加法器 RTL 4438 0

如何運(yùn)行內(nèi)存接口生成器GUI以生成RTL

通過使用流量生成器創(chuàng)建示例設(shè)計(jì)，運(yùn)行綜合和實(shí)現(xiàn)以及查看摘要報(bào)告（利用率，功率等），了解如何運(yùn)行內(nèi)存接口生成器（MIG）GUI以生成RTL和約束文件

2018-11-23 標(biāo)簽：賽靈思內(nèi)存 rtl 4373 0

【紫光同創(chuàng)國產(chǎn)FPGA教程】【第三章】按鍵檢測實(shí)驗(yàn)

通過按鍵檢測實(shí)驗(yàn)，檢測開發(fā)板的按鍵功能是否正常，了解硬件描述語言和FPGA的具體關(guān)系，學(xué)習(xí)PDS View RTL Schematic的使用。

2021-02-02 標(biāo)簽：fpga RTL 按鍵 4292 0

什么是邏輯綜合？邏輯綜合的流程有哪些？

邏輯綜合是將RTL描述的電路轉(zhuǎn)換成門級描述的電路，將HDL語言描述的電路轉(zhuǎn)換為性能、面積和時(shí)序等因素約束下的門級電路網(wǎng)表。

2023-09-15 標(biāo)簽：寄存器 RTL SDC 4234 0

偽隨機(jī)數(shù)和真隨機(jī)數(shù)的區(qū)別是什么呢？

隨機(jī)驗(yàn)證中的隨機(jī)其實(shí)都是基于偽隨機(jī)發(fā)生器的，即每次都使用一個(gè)唯一的種子生成相應(yīng)的激勵(lì)。

2023-04-17 標(biāo)簽：EDA工具發(fā)生器 RTL 4076 0

推薦一個(gè)Joules里十分好用的小功能—Xreplay.Joules

設(shè)計(jì)團(tuán)隊(duì)會(huì)提供給實(shí)現(xiàn)團(tuán)隊(duì)RTL 跟RTL 對應(yīng)的仿真波形，而RTL 仿真波形中只有 “state points” 的信息<所謂state poin...

2022-11-25 標(biāo)簽：VCD RTL 4013 0

芯片設(shè)計(jì)進(jìn)階之路—Reset深入理解

復(fù)位信號(hào)在數(shù)字電路里面的重要性僅次于時(shí)鐘信號(hào)。對一個(gè)芯片來說，復(fù)位的主要目的是使芯片電路進(jìn)入一個(gè)已知的，確定的狀態(tài)。

2023-06-18 標(biāo)簽：寄存器仿真器 RTL 3952 0

Clock Gating的特點(diǎn)、原理和初步實(shí)現(xiàn)

當(dāng)下這社會(huì)，沒有幾萬個(gè)Clock Gating，出門都不好意思和別人打招呼！

2023-07-17 標(biāo)簽：驅(qū)動(dòng)器寄存器 RTL 3818 0

XILINX推出All Programmable抽象化計(jì)劃，加快開發(fā)速度達(dá)15倍

Xilinx 宣布啟動(dòng)一項(xiàng)將軟件、模型、平臺(tái)和基于 IP 的設(shè)計(jì)環(huán)境融為一體的抽象化計(jì)劃，致力于讓系統(tǒng)、軟件和硬件開發(fā)人員可以直接使用 All Prog...

2018-05-23 標(biāo)簽：fpga xilinx rtl 3815 0

進(jìn)行RTL代碼設(shè)計(jì)需要考慮時(shí)序收斂的問題

引言硬件描述語言（verilog，systemVerilog，VHDL等）不同于軟件語言（C，C++等）的一點(diǎn)就是，代碼對應(yīng)于硬件實(shí)現(xiàn)，不同的代碼風(fēng)格...

2020-11-20 標(biāo)簽：fpga 寄存器 RTL 3801 0

JK觸發(fā)器與T觸發(fā)器的Verilog代碼實(shí)現(xiàn)和RTL電路實(shí)現(xiàn)

JK 觸發(fā)器的 Verilog 代碼實(shí)現(xiàn)和 RTL 電路實(shí)現(xiàn)

2023-10-09 標(biāo)簽：RTL JK觸發(fā)器觸發(fā)器 3793 0

脫離代碼談芯片驗(yàn)證關(guān)鍵指標(biāo)：覆蓋率

驗(yàn)證覆蓋率（Verification Coverage）的存在是為了試圖回答這樣一個(gè)問題：“你怎么知道驗(yàn)證已經(jīng)完成？”

2023-04-17 標(biāo)簽：EDA工具 RTL fsm 3708 0

基于R828D調(diào)諧器芯片接收器RTL-SDR BLOG V4短波和濾波改善

改進(jìn)短波接收?，F(xiàn)在使用一個(gè)內(nèi)置的上變頻器，而不是使用直接采樣電路。這意味著沒有更多的奈奎斯特折疊約14.4 MHz的信號(hào)，提高靈敏度，和可調(diào)的高頻增益。

2023-08-22 標(biāo)簽：接收器 SDR 調(diào)諧器 3693 0

談?wù)凢ormal驗(yàn)證中的Equivalence Checking

Lec形式驗(yàn)證想必ICer們都很熟悉，尤其是中后端的IC工程師，在正常邏輯綜合生成網(wǎng)表過后或DFT插入mbist等可測試邏輯綜合后，需要對綜合后產(chǎn)生的網(wǎng)...

2023-04-08 標(biāo)簽：IC eda RTL 3688 0

cocotb中的基礎(chǔ)語法與SystemVerilog中的常用語法對照總結(jié)

對于信號(hào)的讀取，我們在SystemVerilog中，可以直接讀取信號(hào)值，而在cocotb中，其為接口變量提供了value方法屬性用于獲取信號(hào)值。

2022-07-21 標(biāo)簽：仿真器 RTL python 3685 0

不同verilog代碼的RTL視圖

剛開始玩CPLD/FPGA開發(fā)板的時(shí)候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說功耗小體積小，但是資源還是很小的，你寫點(diǎn)稍微復(fù)雜...

2018-09-15 標(biāo)簽：verilog rtl 3656 0

數(shù)字IC前端設(shè)計(jì)+后端設(shè)計(jì)流程實(shí)現(xiàn)

RTL 設(shè)計(jì)** ：芯片功能設(shè)計(jì)。硬件描述語言如 Verilog、VHDL、SystemVerilog。

2023-11-08 標(biāo)簽：緩沖器 IC設(shè)計(jì)EDA工具 3628 0

Vivado里如何手動(dòng)調(diào)整編譯順序

通常情況下，一旦創(chuàng)建好Vivado工程，添加了相應(yīng)的RTL文件，Vivado會(huì)自動(dòng)找到設(shè)計(jì)的頂層文件，正確地顯示設(shè)計(jì)層次。在這個(gè)過程中，Vivado會(huì)自...

2023-01-06 標(biāo)簽：文件 RTL 編譯 3543 0

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