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標(biāo)簽 > rtl
RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫(xiě)，也叫暫存器轉(zhuǎn)移層次。
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如何脫離Vivado建立單獨(dú)仿真環(huán)境軟件呢？
FPGA項(xiàng)目開(kāi)發(fā)的過(guò)程中，需要完成設(shè)計(jì)代碼開(kāi)發(fā)、驗(yàn)證環(huán)境搭建、仿真分析、板級(jí)驗(yàn)證等操作，在這個(gè)過(guò)程中，許多操作雖然必不可少但是步驟是重復(fù)的。
2023-09-27 標(biāo)簽：fpgaFPGA設(shè)計(jì)仿真 1127 0
為什么SoC驗(yàn)證一定需要FPGA原型驗(yàn)證呢？？
在現(xiàn)代SoC芯片驗(yàn)證過(guò)程中，不可避免的都會(huì)使用FPGA原型驗(yàn)證，或許原型驗(yàn)證一詞對(duì)你而言非常新鮮，但是FPGA上板驗(yàn)證應(yīng)該是非常熟悉的場(chǎng)景了。
在verilog中雖然沒(méi)有system verilog的assertion，但是我們依舊可以使用display打印檢查各類錯(cuò)誤，在RTL級(jí)的仿真中能夠快...
2023-08-27 標(biāo)簽：芯片設(shè)計(jì)仿真器RTL 1123 0
在RTL編碼中考慮延時(shí)、面積、功耗與布線的問(wèn)題
看下面一段代碼，第四個(gè)else if 分支中的數(shù)據(jù)信號(hào)DATA_is_late_arriving延時(shí)比較高，要怎么處理，將電路的性能提高？
在Vivado的界面中，有個(gè)RTL ANALYSIS->Open Elaborated Design的選項(xiàng)，可能很多工程師都沒(méi)有使用過(guò)。因?yàn)榇蠹一?..
如何用RTL原語(yǔ)實(shí)現(xiàn)MUX門(mén)級(jí)映射呢？
對(duì)于前端設(shè)計(jì)人員，經(jīng)常會(huì)需要一個(gè)MUX來(lái)對(duì)工作模式，數(shù)據(jù)路徑進(jìn)行明確（explicit）的聲明，這個(gè)對(duì)于中后端工程師下約束也很重要。這里介紹一種巧用的R...
SystemVerilog中的聯(lián)合(union)介紹
在 SystemVerilog 中，聯(lián)合只是信號(hào)，可通過(guò)不同名稱和縱橫比來(lái)加以引用。
2023-10-08 標(biāo)簽：RTLVerilog語(yǔ)言 1111 0
CDC 驗(yàn)證不僅在 RTL 有必要，在門(mén)級(jí)也必不可少。在 RTL，重點(diǎn)是通過(guò)識(shí)別 CDC 結(jié)構(gòu)和方案來(lái)確定時(shí)鐘域和 CDC 路徑。
談?wù)剮追N芯片設(shè)計(jì)增加代碼復(fù)用性的方法
很多芯片在設(shè)計(jì)之初，就已經(jīng)考慮如何增加代碼的復(fù)用性，盡量減少工作量，降低錯(cuò)誤概率。
2023-09-12 標(biāo)簽：fpga加速器芯片設(shè)計(jì) 1097 0
Physical design是將電路描述（circuit description）轉(zhuǎn)化成物理版圖（physical layout）的過(guò)程。
2023-05-23 標(biāo)簽：RTLSTDASIC技術(shù) 1093 0
FPGA原型驗(yàn)證系統(tǒng)的時(shí)鐘門(mén)控
門(mén)控時(shí)鐘是一種在系統(tǒng)不需要?jiǎng)幼鲿r(shí)，關(guān)閉特定塊的時(shí)鐘的方法，目前很多低功耗SoC設(shè)計(jì)都將其用作節(jié)省動(dòng)態(tài)功率的有效技術(shù)。
2023-04-20 標(biāo)簽：SoC設(shè)計(jì)RTL門(mén)控時(shí)鐘 1088 0
基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)—計(jì)數(shù)器
在數(shù)字系統(tǒng)中，使用得最多的時(shí)序電路差不多就是計(jì)數(shù)器了。計(jì)數(shù)器不僅能夠用于對(duì)時(shí)鐘脈沖計(jì)數(shù)，還可以用于分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖、產(chǎn)生脈沖序列以及進(jìn)行數(shù)字運(yùn)算等等。
2023-10-09 標(biāo)簽：計(jì)數(shù)器時(shí)序電路RTL 1078 0
在三天前SpinalHDL1.8.0正式上線，在這次更新中增加了Scala代碼和生成的RTL代碼之間的對(duì)照功能，也就是說(shuō)我們可以在生成的RTL代碼中...
做任何模塊前，要確定輸入輸出端口有哪些，有一個(gè)整體的概念；方便以后模塊調(diào)用；
低功耗一直是便攜式電子設(shè)備的關(guān)鍵要求，但近年來(lái)，在人工智能、5G、大數(shù)據(jù)中心、汽車等應(yīng)用快速發(fā)展的推動(dòng)下，對(duì)低功耗的需求已經(jīng)擴(kuò)散到更多的終端產(chǎn)品中。
系統(tǒng)Verilog RTL模型-這些模型由設(shè)計(jì)工程師編寫(xiě)，代表需要在ASIC或FPGA中實(shí)現(xiàn)的功能行為
“空間爆炸”大大增加了formal工具處理的復(fù)雜度，在有限的資源內(nèi)，難以達(dá)到收斂。
2023-08-29 標(biāo)簽：處理器存儲(chǔ)器計(jì)數(shù)器 1045 0
IC驗(yàn)證入門(mén)基礎(chǔ)—Vim的配置
Vim或者是gvim是我們IC設(shè)計(jì)或者驗(yàn)證工程師，日常工作當(dāng)中常用到的一個(gè)編輯器，我們的RTL代碼就是在vim當(dāng)中寫(xiě)的，而gvim是vim的圖形化界面，...
2023-06-15 標(biāo)簽：IC設(shè)計(jì)RTLVIM 1040 0
FPGA設(shè)計(jì)的IP和算法應(yīng)用綜述
IP(Intelligent Property) 核是具有知識(shí)產(chǎn)權(quán)核的集成電路芯核總稱，是經(jīng)過(guò)反復(fù)驗(yàn)證過(guò)的、具有特定功能的宏模塊，與芯片制造工藝無(wú)關(guān)，可...
2024-03-07 標(biāo)簽：FPGA設(shè)計(jì)寄存器EDA工具 1028 0
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