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帶skew的時序計算基礎分析

組合邏輯的延遲Tc，從FF1/CK到FF1/Q的延遲為Tq，定義Treal = Tq + Tc，從建立時間和保持時間這兩個標準去考察Treal。

2023-12-01 標簽：RTL觸發(fā)器時序分析 824 0

RAL寄存器模型操作圖鑒

寄存器模型操作，指的是通過寄存器模型對RTL中寄存器進行讀寫訪問，或者同步寄存器模型與RTL中寄存器的值。

2023-05-17 標簽：寄存器RTLUVM 822 0

如何對傳統(tǒng)的非DFX設計進行調試呢？

對傳統(tǒng)的非DFX設計進行調試時，一個重要環(huán)節(jié)是插入ILA（Integrated Logic Analyzer，集成邏輯分析儀）。

2023-08-10 標簽：處理器VHDL語言RTL 806 0

SystemC的隨機驗證過程是怎樣的？

SystemC是基于C++的系統(tǒng)級設計語言，兼具描述硬件電路模型和面向對象的抽象能力。

2023-08-07 標簽：芯片設計仿真器C語言 800 0

FPGA狀態(tài)機設計思想

硬件電路設計通常以并行方式實現(xiàn)，但是在實際工程中經(jīng)常會存在系統(tǒng)按照順序邏輯執(zhí)行的需求。

2023-07-17 標簽：FPGA設計RTL狀態(tài)機 787 0

FPGA的編譯過程討論

構建FPGA的第一階段稱為綜合。此過程將功能性RTL設計轉換為門級宏的陣列。這具有創(chuàng)建實現(xiàn)RTL設計的平面分層電路圖的效果。

2023-06-21 標簽：fpgaRTL觸發(fā)器 783 0

淺談RTL中常見的bug

在你們的工作中都遇到過哪些bug呢？下面這些你見過沒？

2023-07-15 標簽：寄存器仿真時鐘 777 0

從Verilog PLI到SystemVerilog DPI的演變過程

寫過Verilog和systemverilog的人肯定都用過系統(tǒng)自定義的函數(shù)$display，這是預定好的，可以直接調用的功能。

2023-05-16 標簽：VerilogC語言RTL 773 0

Signal tap邏輯分析儀使用教程

在之前的設計開發(fā)時，利用modelsim得出中間某單元的數(shù)據(jù)，并且輸入也是設計者在testbench中自己給出的。

2023-07-18 標簽：FPGA設計存儲器RTL 764 0

在Vivado Synthesis中怎么使用SystemVerilog接口連接邏輯呢？

SystemVerilog 接口的開發(fā)旨在讓設計中層級之間的連接變得更加輕松容易。 您可以把這類接口看作是多個模塊共有的引腳集合。

2024-03-04 標簽：RTL時鐘信號CLK 756 0

在RTL編碼書寫中如何考慮時延與布線的問題呢？

分if-else,case 的各種情況分開討論,主要目的是將分支支路中 晚到的信號放到離輸出最近的一級中

2023-06-27 標簽：FPGA設計比較器RTL 751 0

Formal學習筆記之算法基礎學習

通常，我們會將spec和設計實現(xiàn)進行比較。Spec相對來說比較抽象些，可以是些SVA的assertion，RTL model或者一些HVL，比如syst...

2023-06-20 標簽：RTLSPECBDD 747 0

直接在網(wǎng)表中插入RTL來快速做芯片功能ECO

近幾年，芯片設計規(guī)模越來越大，這使得重跑一次綜合需要長達數(shù)小時，甚至幾天時間。

2023-06-15 標簽：芯片設計RTLECO 731 0

軟硬件協(xié)同仿真原理及主要組成部分概述

軟硬件聯(lián)合仿真在確保高效云解決方案的質量、降低風險、節(jié)省時間和成本方面發(fā)揮著關鍵作用。

2023-10-16 標簽：芯片設計RTLTLM 729 0

SV線程的使用和控制

module (模塊）作為SV從Verilog繼承過來的概念，自然地保持了它的特點除了作為RTL模型的外殼包裝和實現(xiàn)硬件行為， 在更高層的集成層面，模塊...

2023-10-21 標簽：Verilog時鐘RTL 709 0

你想自己設計一個FPGA IP嗎！

開發(fā)和驗證 FPGA IP 不僅僅是編寫 HDL，而是需要更多的思考。讓我們來看看如何做吧！

2023-10-16 標簽：fpga寄存器IP 699 0

基于循環(huán)隊列的FIFO緩存實現(xiàn)

FIFO緩存是介于兩個子系統(tǒng)之間的彈性存儲器，其概念圖如圖1所示。它有兩個控制信號，wr和rd，用于讀操作和寫操作。當wr被插入時，輸入的數(shù)據(jù)被寫入緩存...

2023-09-11 標簽：寄存器fifoVerilog 696 0