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RTL在電子科學中指的是寄存器轉(zhuǎn)換級電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

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rtl技術

SDC是如何煉成的？怎么去驗收SDC呢？

STA是由SDC驅(qū)動的，所以SDC的完整性、正確性和一致性直接決定著綜合、布局布線以及STA的有效性。

2023-06-28 標簽：RTL STA SDC 3359 0

Clock Domain Crossing跨時鐘域檢查

如今典型的SOC 芯片都功能復雜、接口豐富，在眾多復雜功能中不可能所有功能都同時工作，為了能耗，大多數(shù)SOC 芯片都會切分成多個電壓域

2023-06-28 標簽：寄存器 SoC芯片 RTL 1477 0

時鐘是電路的實際控制者？

時鐘是整個FPGA設計里面無法回避的事物，不能認識時鐘也就沒法做FPGA設計。

2023-06-28 標簽：FPGA設計計數(shù)器 RTL 322 0

verilog語言的可綜合性和仿真特性

綜合就是將HDL語言轉(zhuǎn)化成與，非，或門等等基本邏輯單元組成的門級連接。因此，可綜合語句就是能夠通過EDA工具自動轉(zhuǎn)化成硬件邏輯的語句。

2023-06-28 標簽：編碼器 EDA工具 RTL 1703 0

低功耗設計基礎：Clock Gating

大多數(shù)低功耗設計手法在嚴格意義上說并不是由后端控制的，Clock Gating也不例外。

2023-06-27 標簽：寄存器 EDA工具 RTL 1593 0

在RTL編碼書寫中如何考慮時延與布線的問題呢？

分if-else,case 的各種情況分開討論,主要目的是將分支支路中晚到的信號放到離輸出最近的一級中

2023-06-27 標簽：FPGA設計比較器 RTL 748 0

Xilinx高質(zhì)量時鐘輸出ODDR原語的概述及使用方法

在SDR接口中，ODDR轉(zhuǎn)發(fā)時鐘（仍在時鐘樹內(nèi)），輸出端要直連到輸出port，不可加邏輯

2023-06-27 標簽：SDR RTL GPIO 7629 0

FSM狀態(tài)機序列檢測的方法

為valid有效信號，檢測到時輸出高，否則為低，考慮序列疊加情況，比如“1101101”，則有兩個“1101”，

2023-06-26 標簽：RTL 狀態(tài)機 fsm 1704 0

數(shù)字IC前端設計流程及工具

以門級網(wǎng)表（Netlist）生成為分界線，之前稱為前端，之后稱為后端。

2023-06-25 標簽：IC設計 RTL DFT 1778 0

Verilog inout雙向口使用和仿真的方法

芯片外部引腳很多都使用inout類型的，為的是節(jié)省管腿。一般信號線用做總線等雙向數(shù)據(jù)傳輸?shù)臅r候就要用到INOUT類型了。就是一個端口同時做輸入和輸出。

2023-06-25 標簽：VHDL語言 RTL MODELSIM仿真 5501 0

FPGA的編譯過程討論

構(gòu)建FPGA的第一階段稱為綜合。此過程將功能性RTL設計轉(zhuǎn)換為門級宏的陣列。這具有創(chuàng)建實現(xiàn)RTL設計的平面分層電路圖的效果。

2023-06-21 標簽：fpga RTL 觸發(fā)器 783 0

Xilinx的高質(zhì)量時鐘輸出ODDR原語

在SDR接口中，ODDR轉(zhuǎn)發(fā)時鐘（仍在時鐘樹內(nèi)），輸出端要直連到輸出port，不可加邏輯，連接方式：輸出時鐘連接ODDR的C引腳，D1固定值1&apos...

2023-06-21 標簽：FPGA設計 SDR RTL 1321 0

芯片設計進階之路—SpyGlass CDC流程深入理解

隨著技術的發(fā)展，數(shù)字電路的集成度越來越高，設計也越來越復雜。很少有系統(tǒng)會只工作在同一個時鐘頻率。一個系統(tǒng)中往往會存在多個時鐘，這些時鐘之間有可能是同步的...

2023-06-21 標簽：鎖存器 RTL GUI 1.5萬 0

FPGA的數(shù)字信號處理：重寫FIR邏輯以滿足時序要求

當在目標 FPGA 芯片中布局和布線時，首先在 Vivado 中確定時序要求.

2023-06-20 標簽：存儲器 DDS RTL 581 0

Formal學習筆記之算法基礎學習

通常，我們會將spec和設計實現(xiàn)進行比較。Spec相對來說比較抽象些，可以是些SVA的assertion，RTL model或者一些HVL，比如syst...

2023-06-20 標簽：RTL SPEC BDD 746 0

uvm中的Scoreboards介紹

在驗證過程中讓DUT進入特定場景只是驗證的重要部分之一，驗證環(huán)境還應該檢查來自DUT的輸出響應。

2023-06-20 標簽：RTL UVM TLM 1427 0

FPGA布局及資源優(yōu)化

Resource:兩片F(xiàn)PGA通過X12 gth互聯(lián)；每片F(xiàn)PGA使用48路serdes走光口與板外連接；

2023-06-20 標簽：fpga DDR3 sRIO 838 0

FPGA在線調(diào)試的方法簡單總結(jié)

Xilinx被AMD收購的事情把我震出來了，看了看上上一篇文章講了下仿真的文件操作，這篇隔了很久遠，不知道該從何講起，就說說FPGA的在線調(diào)試的一些簡單...

2023-06-19 標簽：FPGA設計 RTL AXI總線 1878 0

淺談DC綜合工具的工作流程

在電路設計自動化的時代，綜合工具的作用不言而喻，通過綜合，設計人員能夠獲得自己所設計模塊的規(guī)模、時序性能和關鍵路徑等有用信息，進而指導自己優(yōu)化設計結(jié)構(gòu)。...

2023-06-19 標簽：電路設計 HDL DC 2131 0

簡單講解AXI Interconnect IP核的使用方法

最近需要用到AXI接口的模塊，xilinx的IP核很多都用到了AXI總線進行數(shù)據(jù)和指令傳輸。如果有多個設備需要使用AXI協(xié)議對AXI接口的BRAM進行讀...

2023-06-19 標簽：控制器 RTL VCS 8762 0

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