級聯(lián)型PLL時鐘處理器對系統(tǒng)定時影響最小

伴隨著通信市場的飛速發(fā)展，用于時鐘分配的復雜樹狀結構得到了廣泛的運用。為了給許多被時鐘分配及其他設計用來傳送數(shù)據(jù)(通過眾多具有數(shù)字時域精度的不同功能設計組合單元)的節(jié)點饋送信號，時鐘樹是必需的。由于需要采用大量的時鐘來對系統(tǒng)中的多個節(jié)點進行定時，因此，在嚴格且非常精確和受限的窗口時間內(nèi)生成這些定時時鐘也就成了當務之急。
目前，這些窗口是以皮秒為單位來測量的。隨著必須對其饋送信號的節(jié)點數(shù)量的增加以及必須將時鐘放入其中的定時窗口的迅速減少，設計師必須了解用于完成這些時鐘信號的生成、倍頻和傳輸?shù)钠骷奶匦浴．斀竦脑S多時鐘信號發(fā)生和傳輸產(chǎn)品都包含了PLL，因而使得定時系統(tǒng)的復雜程度進一步增加。這些PLL使設計師能夠對滯后或超前的時鐘進行重新定時、消除了長距離時鐘信號傳輸過程中發(fā)生的傳播延遲、并能夠生成相位鎖定于一個基準時鐘且頻率各不相同的時鐘信號。
在利用PLL獲得這些時鐘控制能力的同時，也帶來了PLL可靠性的劣化。要對所有基于PLL的時鐘處理元件所產(chǎn)生的信號質(zhì)量惡化有所了解并提供一定的容限。由PLL加至它所處理的時鐘信號上的噪聲不能被完全消除，這種噪聲常常是被容許的，而且，可對位于時鐘樹中的那些內(nèi)含PLL的元件進行配置控制，以使它們所產(chǎn)生的噪聲得到控制且總時鐘樹性能遠遠高于可接受的最小值。
PLL對由其傳遞或生成的時鐘信號所施加的噪聲累積即為抖動。在電學術語里，抖動指一個規(guī)定的時鐘點(通常是一個指定電壓條件下的脈沖上升或下降沿)相對于其絕對期望點的時間偏差。這種抖動傳統(tǒng)上一直被分為兩大類。第一類為短期抖動，它是根據(jù)時點在相鄰時鐘周期里相對于其理想位置所產(chǎn)生的位移來測量的。用于該參數(shù)的常用術語是周期至周期抖動。

圖1  鎖相環(huán)(PLL)

圖2  零延遲緩沖器的典型抖動轉移函數(shù)曲線

另一類抖動是在一段較長的時間里測量的。用于此類抖動的一種術語是長期抖動。而使用頻率和準確性都更高的術語則是長期周期抖動。在該領域，必須規(guī)定一個時間長度(以周期或秒為單位)，用于對事件的采樣周期進行限制以產(chǎn)生測定值。如果對采樣周期未加限制，則事件有可能在一個不確定的位置上漂移，因此，必須設定并說明對事件的發(fā)生率進行測量的測量周期，以便更加精確地規(guī)定測量的具體方法。對于一個特定的應用，通常與脈沖邊沿在某一特定周期之內(nèi)所必須具有的穩(wěn)定性有關。
在建立具有合理數(shù)值的時鐘樹的過程中都不可避免地需要把基于PLL的時鐘處理元件串聯(lián)。在這種場合，需要了解每個元件所引發(fā)的抖動之間的相互影響，而且，更為重要的是應弄清時鐘樹所生成的全部最終分量時鐘的抖動內(nèi)容。本文將從原理和功能角度進行全面論述。
當工程師準備采用包括多個串聯(lián)PLL時鐘處理元件的設計方案時，他們常常面臨兩個信息源。第一個信息源是RF設計師所擁有的傳統(tǒng)知識。雖然有關基于RF PLL設計的介紹很多，但它們往往涉及的是那些將兩個基于PLL的信號進行混合以生成一個和數(shù)時鐘或差分時鐘的電路。而且，它們一般也不像數(shù)字設計那樣具有皮秒級的定時限制。在數(shù)字時鐘領域擁有眾多的可用理論信息，但是，設計師所需的卻是一些經(jīng)驗信息或證據(jù)，用以把該應用難題轉化為一個清晰明了并具有預見性的觀點，即明確設計目標以及應該把設計時間和資源集中在哪些方面，從而實現(xiàn)一款健全的設計方案。
本文將對一個采用5個串聯(lián)PLL的特殊而又典型的實驗所獲得的性能加以研究。雖然我們并不建議您采用5個PLL器件串聯(lián)配置的設計方案，但這里特意采用該方案來把設計師所關心的種種不良影響著力體現(xiàn)出來。
在研究基于PLL的時鐘處理元件時，首先需要了解的一點就是它們對必須通過其進行傳遞的時鐘信號所起的作用。圖1示出了一個典型的ZDB(零延遲緩沖器)元件及其各組成部分。
對電性能而言最為重要的是由相位檢波器、誤差放大器、電荷泵以及環(huán)路濾波器所構成的串聯(lián)元件組。對于一個輸入基準時鐘信號，這些元件起一個二階低通濾波器的作用。圖2示出了抖動和頻率轉移函數(shù)以及在本例中所使用器件的帶寬響應。
這是一幅輸入-輸出轉移函數(shù)曲線圖。它指示了至元件的任何輸入頻率的增益(和損耗)。請注意，輸入頻率(既可以是頻率本身也可以加載于輸入基準信號之上)將通過環(huán)路濾波器和相位檢波器組合級進行傳輸和放大。高于1.5MHz滾降點的頻率(以及復雜波的頻率分量)將因該濾波作用而被衰減，從而在經(jīng)過該器件時被抑制。
為了分析和說明PLL時鐘處理器件對通過其傳遞的時鐘信號的作用，下面將分三個不同的視圖對時鐘信號通過若干連續(xù)級時存在于其上的噪聲進行研究。
第一個是頻域視圖。該視圖將采用一個頻譜分析儀來觀察功率電平與頻率的函數(shù)關系曲線圖，以了解這種噪聲是如何在系統(tǒng)中進行傳播的。
第二個是長周期抖動視圖。這里可以觀察到輸出時鐘在一段較長的時間里是如何起作用的，以及這些周期性變化的實際頻率分布情況。該測量將借助一個TIA(時間間隔分析儀)來顯示發(fā)生量(總數(shù))與頻率的相互關系。
第三個是調(diào)制域視圖。在該視圖中可以觀察到一連串中等長度周期中的周期至周期(C-C)或相鄰周期間的頻率變化。它將顯示脈沖或即時頻率(抖動)的存在以及一個中等時段的視圖。
本文所使用的器件具有以下數(shù)據(jù)表特性：
·200ps的C-C抖動
·1MHz的PLL環(huán)路帶寬
在基準載頻的兩側有一個相當平坦的噪聲層。載頻掃跡的寬度和斜率取決于頻譜分析儀的視頻性能和分辨率帶寬設定值。重要的是應留意噪聲層相對于基準時鐘脈沖的上升沿和下降沿的平坦度，因為我們關注的是該平坦度在各處理級之間的變化。
從圖2以及相關的闡述可知，基于PLL的時鐘器件在頻域中起低通二階濾波器的作用。在研究每個連續(xù)級的頻譜內(nèi)容的過程中能夠清楚地發(fā)現(xiàn)：位于環(huán)路濾波器通帶之內(nèi)的噪聲在連續(xù)級當中進行傳遞并被逐級放大。事實上，對于第二級以及后續(xù)級的輸出，通過這些進行傳遞的頻譜能量有一個確定的峰化。它對應于圖2所示的通帶邊緣處的輕微峰化。其次需要關心的是器件通帶以外的噪聲層。請注意，即使在5級增益之后，該噪聲層仍然與波形振幅的輸入信號(最頂端和最底端)電平較為接近。
對于靠近基準頻率的頻率，基于PLL的時鐘器件確實起著一個低通濾波器的作用。低頻(接近載波頻率)能量和信號分量將輕而易舉地通過該器件。這意味著該低頻能量(從性能上講，它將轉換成一個低頻以及輸出頻率的緩慢移動或漂移)將在信號通過連續(xù)處理級時被傳遞和放大。誰將控制其最終數(shù)值(以頻率為單位來表示的從輸入基準至第一級的偏差)幾乎完全取決于器件的帶寬以及任何其它試圖在時鐘樹的各級之間對其加以抑制的努力。
我們將研究的第二個視圖是長期或周期抖動視圖。
首先需要注意的是密度分布本質(zhì)上是一個高斯函數(shù)。這對以下已知事實提供了支持，即：由元件內(nèi)部的實際噪聲或輸入信號中的固有白噪聲所引起的隨機抖動將在信號上表現(xiàn)為一個可預測性很高的高斯分布擴展(調(diào)頻)效應。其次需要注意的是該噪聲在多個處理級上對時鐘信號總幅度的影響，以及噪聲在其通過每個額外處理級時的累積和展寬(分布于更寬的頻率范圍內(nèi))。
應該注意的是，這些頻率接近于基頻。這符合本文的觀點，因為它表明接近器件通帶(或位于器件通帶之內(nèi))的噪聲和能量分量并非僅由對其進行放大的器件來傳遞。同樣，由于該噪聲(抖動)接近于器件的工作頻率，因此，抖動的發(fā)生速率非常緩慢。正是基于這一事實，總體影響便是使第二級跟蹤第一級信號的誤差、第三級跟蹤第一級和第二級的誤差、而末級跟蹤其前面的所有處理級的累積(加性)誤差。
時鐘的高頻域周期至周期抖動在各級之間累加，而且其增量非常小。在有些系統(tǒng)中，它甚至會在通過某些處理級時有所減小。造成這種情況的原因是周期至周期抖動出現(xiàn)于時鐘的相鄰周期之間。在本例中，時鐘的基頻為106.25MHz。為了使波形對一個脈沖噪聲(頻譜頻率內(nèi)容中的短期和高頻部分)做出響應，其頻率將不得不在100MHz以上。否則，噪聲的影響就會散布于許多周期之中。由于該器件的環(huán)路帶寬較窄，所以此類能量是通過帶通曲線的邊緣來進行濾除的，因而不容易在各級之間傳播。在精確設計的系統(tǒng)中，寬帶寬元件可被用來將這種人為調(diào)制干擾作為所需的EMI抑制用擴頻調(diào)制信號來傳遞(以低于35kHz的循環(huán)速率進行)。因此，為了減小系統(tǒng)的累積高頻抖動，可采用一個帶寬非常窄的PLL器件在施加目標系統(tǒng)設備之前對此以及其它高頻噪聲進行有效地濾除。
總結一下本例所闡述的內(nèi)容。首先，當信號通過連續(xù)的基于PLL的時鐘處理級時，包含在基于PLL器件的帶通特性內(nèi)部的低頻噪聲將會傳播并被放大和累加。如果正在設計的系統(tǒng)是一個需要具有長期穩(wěn)定性且不因為是瞬時關斷頻率而受到不利影響的時基(時鐘)，則采取將PLL時鐘處理器件串聯(lián)的方法對系統(tǒng)的影響是最小的。由于進行了長期的高斯平衡處理，因此，任何短周期變化都將最終得到平衡。
因此，如果采用兩到三個連續(xù)時鐘對系統(tǒng)中的事件進行了非常嚴密的定時，則這不是一個問題，因為該長周期抖動的累加時間過長，因而不可能形成足以對相鄰時鐘周期中發(fā)生的事件產(chǎn)生影響的誤差。在這些應用中，常見的做法是對動態(tài)存儲器、CPU以及與它們進行數(shù)據(jù)互傳的其它器件進行定時。這里，一個RAS-CAS-READ周期中的三個連續(xù)時鐘的穩(wěn)定性雖然就瞬間而言有著至關重要的影響，但1000個周期跨度上的長周期變化則幾乎沒有影響。
在頻譜的另一邊可以看到非常快(遠遠超出器件所采用的PLL帶寬)的抖動并不通過具有多個基于PLL的時鐘器件的系統(tǒng)。存在于任何器件輸出端上的周期至周期抖動其本身大都與至被測器件的抖動相差無幾。這意味著那些對其時鐘脈沖中相鄰或非常接近的周期中的周期/頻率變化非常敏感的器件有望與串聯(lián)的、基于PLL的時鐘器件樹很好地配合工作。對采用基于PLL的串聯(lián)時鐘器件樹的應用的主要負面影響出現(xiàn)于特定的數(shù)據(jù)應用，在這些應用中，一個輸入數(shù)據(jù)流擁有許多被分割在非常特殊且分散的時間窗口中的連續(xù)數(shù)據(jù)位。在此類應用中，當從數(shù)據(jù)流還原數(shù)據(jù)時，由一個基于PLL的長元件樹所生成的時鐘的長期位移可能會導致時鐘信號落在期望的單元時域之外。