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外部監(jiān)測
DS314xx輸入時鐘監(jiān)測邏輯不能監(jiān)測1Hz輸入時鐘。此外，DS314xx DPLL不能因為缺少有效的1Hz輸入時鐘(即沒有時鐘沿)或頻偏而失效。如果需要監(jiān)測1Hz輸入時鐘的有效信號和/或頻率，則必須在DS314xx器件外部增加監(jiān)測功能。
對于來自系統(tǒng)或子系統(tǒng)(GPS接收機或IEEE 1588等從設(shè)備)的1Hz信號，系統(tǒng)可能已經(jīng)對1Hz信號源進行了必要監(jiān)測。這種情況下，系統(tǒng)軟件可從信號源接收時鐘的狀態(tài)信息，并且利用相應(yīng)的VALCR位控制1Hz時鐘的有效工作或禁止。
如果系統(tǒng)沒有對1Hz信號源進行必要監(jiān)測，則可在FPGA邏輯電路中構(gòu)建監(jiān)測電路。將來自DS314xx的高速時鐘信號(例如50MHz或100MHz)連接至FPGA。FPGA內(nèi)部邏輯電路可在每個1Hz時鐘周期內(nèi)對高速時鐘信號進行計數(shù)。如果使用100MHz時鐘信號時，以這種方式測量頻率時，分辨率可以達到0.01ppm。如果發(fā)現(xiàn)測得的頻率過高或過低，F(xiàn)PGA的監(jiān)測邏輯電路可以指示頻率超出技術(shù)指標(biāo)。隨后，系統(tǒng)軟件即可利用DS314xx器件中的VALCR位禁止1Hz時鐘操作。
工作在1Hz時鐘時，如果將VALCR位清零，DPLL將自動鎖定到下一優(yōu)先級的有效輸入時鐘;如果沒有其它時鐘，則可切換到保持狀態(tài)。其它輸入可以是1Hz或更高頻率的任意時鐘。
1Hz輸入時鐘無效時，DS314xx DPLL的工作狀況
DPLL鎖定到一個停止翻轉(zhuǎn)(例如電纜斷開)的1Hz輸入時鐘時，DPLL不能快速識別時鐘沒有翻轉(zhuǎn)。這是因為信號出現(xiàn)時，DPLL每秒只能接收到一個相位更新。DPLL在數(shù)秒內(nèi)才能退出鎖存狀態(tài)，并且可能在Prelocked/Prelocked2、鎖存、失鎖狀態(tài)之間切換狀態(tài)，不會進入保持狀態(tài)。
當(dāng)DPLL退出鎖存狀態(tài)(如果使能，會在DS314xx INTREQ引腳產(chǎn)生中斷請求)，系統(tǒng)軟件應(yīng)該有所反應(yīng)，判斷1Hz信號故障，然后清除VALCR位。此時，允許DPLL切換到下一個有效輸入，或在沒有其它輸入時鐘的情況下進入保持狀態(tài)。
如果系統(tǒng)軟件沒有禁止失效的1Hz時鐘，DPLL在1Hz信號恢復(fù)時仍然嘗試鎖存到1Hz信號，DPLL鎖存將非常緩慢。特別是，DPLL頻率可能在最終鎖定到1Hz輸入時鐘之前，一直移動在HRDLIM字段設(shè)定的正、負門限。該鎖定過程可能花費數(shù)十或數(shù)百秒。如果系統(tǒng)軟件檢測到DPLL頻率偏離標(biāo)稱值過多，可通過清零然后再置位輸入時鐘的VALCR位進行干預(yù)。從而允許DPLL使用其相位擴充程序在數(shù)秒內(nèi)鎖定。
進入、退出保持狀態(tài)所需要的額外步驟
配置工作在1Hz時，DS314xx DPLL只有從DS314xx輸入時鐘模塊接收到“新選定的參考時鐘”信號時，才能退出保持狀態(tài)。為確保從1Hz時鐘產(chǎn)生該信號，系統(tǒng)軟件必須能夠執(zhí)行以下操作：
無效的1Hz輸入時鐘必須標(biāo)記為無效。通過清除相應(yīng)的VALCR位或?qū)⑤斎霑r鐘的優(yōu)先級設(shè)置為0實現(xiàn)。
有效的1Hz輸入時鐘必須標(biāo)記為有效。通過置位相應(yīng)的VALCR位或?qū)⑤斎霑r鐘的優(yōu)先級設(shè)置為非零值實現(xiàn)。
如果將DPLL強制為保持狀態(tài)，系統(tǒng)軟件必須利用DPLLCR2.STATE字段執(zhí)行額外的幾個步驟。當(dāng)STATE字段返回到自動狀態(tài)轉(zhuǎn)換時，如果輸入時鐘保持有效，則不產(chǎn)生“新選定的參考時鐘”信號，DPLL不會退出保持狀態(tài)。為了避免這種現(xiàn)象，系統(tǒng)軟件應(yīng)將DPLL STATE字段切回到自動狀態(tài)，然后執(zhí)行以下步驟：
如果DPLLCR1.REVERT=0，則將其置1。
清除然后再置位最高優(yōu)先級、有效輸入時鐘對應(yīng)的VALCR位。
將REVERT位恢復(fù)到其原始值。
以上步驟使輸入時鐘模塊產(chǎn)生“新選定的參考時鐘”信號，它允許DPLL退出保持狀態(tài)并鎖定至最高優(yōu)先級的有效輸入時鐘。
增大ppm調(diào)整以滿足Stratum 3標(biāo)準(zhǔn)所需的軟件支持
對于頻率≤ 0.06Hz，每秒鐘只有一次相位更新時，鎖定在1Hz輸入時鐘的DS314xx DPLL的頻率變化非常緩慢。例如，在鎖存狀態(tài)下，改變9.2ppm的頻率可能需要10分鐘以上的時間。為了滿足stratum 3標(biāo)準(zhǔn)，系統(tǒng)需要在100s內(nèi)鎖定至新的輸入時鐘。如果輸入時鐘的頻率與DPLL的當(dāng)前頻率相差高達9.2ppm，如果DPLL采用常規(guī)的鎖存機制，顯然不能滿足100s的要求。
幸運的是，系統(tǒng)軟件可利用以下步驟大大加速這一過程：
從DS31400外部的時鐘監(jiān)測器獲得新的1Hz輸入時鐘的頻率。
(如果信號發(fā)生頻率躍變，這也可能是當(dāng)前1Hz時鐘信號的新頻率。)
計算新頻率與FREQ寄存器字段讀取的當(dāng)前DPLL頻率之差。
將DPLL當(dāng)前頻率寫入手動保持頻率字段HOFREQ。
將DPLLCR2.HOMODE和MINHO設(shè)置為01，將DPLL配置為手動保持。
通過設(shè)置DPLLCR2.STATE=010，強制DPLL進入保持狀態(tài)。
調(diào)整HOFREQ字段的手動保持頻率，將其更改到新的頻率。為達到GR-1244 stratum 3標(biāo)準(zhǔn)要求，變化率應(yīng)小于2.9ppm/s。
通過設(shè)置DPLLCR2.STATE=000，允許DPLL進行自動狀態(tài)轉(zhuǎn)換。
清除然后置位相應(yīng)的VALCR位，允許DPLL退出保持狀態(tài)。
將DPLLCR2.HOMODE和MINHO設(shè)置為10。
DPLL將快速鎖定至1Hz輸入時鐘。
輸出、輸入之間的相位差不為零
DS314xx DPLL開始跟蹤1Hz輸入時鐘時，它將輸入時鐘的當(dāng)前相位設(shè)置為其相位目標(biāo)，該目標(biāo)相位通常為0°。DPLL鎖定時，DPLL的PHASE寄存器字段中的零值或接近于零的數(shù)值表示DPLL已經(jīng)鎖定到選定的目標(biāo)相位。該DPLL的輸出時鐘信號與DPLL的目標(biāo)相位對齊，因此與1Hz輸入時鐘之間存在一個固定的相位關(guān)系，通常是一個不為零的數(shù)值。
對于要求輸出必須與1Hz輸入同相的應(yīng)用，或者輸出與輸入相位必須存在受系統(tǒng)控制的相位關(guān)系時，Maxim提供的DS31408和DS31415兩款器件能夠滿足這一需求，這些器件包含另外一個稱為時間引擎的模塊。該時間引擎使得器件能夠鎖定至1Hz輸入時鐘，并產(chǎn)生相位精確的輸出時鐘。
總結(jié)
Maxim的DS314xx時鐘同步IC可以進行現(xiàn)場升級，使其鎖定至1Hz (1PPS)輸入時鐘信號。利用外部1Hz信號監(jiān)測電路，并借助本文介紹的系統(tǒng)軟件提供少量支持，即可將DS314xx器件構(gòu)建成符合標(biāo)準(zhǔn)的時鐘同步系統(tǒng)，能夠工作在1Hz和更高頻率的任意輸入時鐘。
工商網(wǎng)監(jiān)
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