為什么高級封裝意味著更多的仿真

當(dāng)我們將仿真視為我們驗證計劃的一部分時，我們大多數(shù)人可能會考慮通過各種場景來運行完整的芯片，包括在設(shè)計上運行軟件。畢竟，這實際上是過去十年中仿真能夠?qū)崿F(xiàn)的目標(biāo)，即使 ASIC 規(guī)模不斷擴大。

但是在物理層面發(fā)生了一些變化，這些變化會影響在仿真中完成的硅前驗證，這種驗證通常集中在單個芯片上：先進的封裝技術(shù)讓工程師可以將多個芯片共同封裝在一起，將它們作為一個單元呈現(xiàn)給客戶。這可以讓我們將內(nèi)存等普通芯片與我們自己的定制芯片集成，或者讓我們混合和匹配技術(shù)節(jié)點，以便每個芯片使用適合其內(nèi)容的工藝，通過不過度使用最先進的技術(shù)來降低成本。

多芯片集成可以在兩個層面發(fā)生，其完成方式會有所不同。多個裸片可以安裝在中介層（通常是硅片）上，信號可以連接并重新路由到封裝引腳。這稱為 2.5D 集成，因為它介于封裝單個芯片 （1D） 和完整的 3D 集成之間。

3D 集成涉及彼此堆疊的裸片，通過微凸塊和硅通孔直接連接。如有必要，可以在一些裸片的背面實現(xiàn)重新路由信號。

從封裝用戶的角度來看，內(nèi)部是一個還是多個芯片并不重要。它只需要工作。這成為一個驗證目標(biāo)：向您自己和您的客戶證明，無論包裹內(nèi)容如何排列，一切都按預(yù)期工作。

然后，這變成了模仿的工作。由于單個芯片很可能已經(jīng)單獨驗證，因此這項工作在很大程度上變成了確保芯片間連接和通信正常工作的一項工作。多個裸片的設(shè)計文件可以組合成一個統(tǒng)一的設(shè)計，其中插入器或封裝引腳充當(dāng)層次結(jié)構(gòu)的頂層。Veloce 仿真器足夠大，可以容納這些完整的多芯片設(shè)計。

互連模具標(biāo)準(zhǔn)

有幾個基于聯(lián)盟的（即非專有的）標(biāo)準(zhǔn)規(guī)定了緊密封裝在一起的裸片之間的交互方式。使用哪一個取決于應(yīng)用程序。對于單個裸片，不可能完全驗證這些標(biāo)準(zhǔn)，因為每個裸片只會實現(xiàn)交互的一側(cè)。因此，仿真工作的很大一部分將是確認(rèn)標(biāo)準(zhǔn)實現(xiàn)在所有相互通信的裸片上都能正常工作。

GenZ是一種新的內(nèi)存語義互連標(biāo)準(zhǔn)。它允許通過直接連接、交換結(jié)構(gòu)或路由結(jié)構(gòu)對其他芯片進行內(nèi)存訪問。訪問內(nèi)存的骰子會認(rèn)為它正在訪問本地內(nèi)存。

CCIX是一種將一致性擴展到 CPU 之外的標(biāo)準(zhǔn)。其他內(nèi)存和加速器可以包含在一致性計劃中，這樣軟件就不需要明確地管理它。它基于 PCIe 構(gòu)建，支持 25 GT/s 的帶寬（T 是“傳輸”）。

OpenCAPI實際上是 GenZ 和 CCIX 的超集（盡管由不同的標(biāo)準(zhǔn)機構(gòu)定義）。它基于 IBM 的相干加速器處理器接口 （CAPI）。它還與英特爾的 EMIB 協(xié)議競爭，這是一種專有的芯片互連方法。它仍在努力實現(xiàn)牽引力（EMIB 也是如此）。

ASICS Plus FPGA 和其他應(yīng)用

另一個新興的多芯片驗證應(yīng)用涉及將 ASIC 或 SoC 與 FPGA 配對。ASIC 代表一組功能的優(yōu)化實現(xiàn)。好處是性能、功率和成本可以根據(jù)應(yīng)用的需要進行定制。缺點是 ASIC 的設(shè)計、驗證和構(gòu)建既昂貴又耗時——而且一旦完成，就無需進行任何更改。

因此，如果您不確定幾個選項中的哪一個可能最適合您的客戶，那么在控制成本的同時將所有這些選項構(gòu)建到芯片上變得很困難。在其他情況下，可能存在應(yīng)用變化，大部分固定功能和更有限的電路需要配置和個性化。您甚至可以購買一個 ASIC，然后使用隨附的芯片來添加您的“秘訣”，讓您盡快進入市場。

這就是 FPGA 開始吸引人的地方。FPGA 無法以與 ASIC 相同的效率實現(xiàn)功能，但您可以靈活地試驗不同的功能選項，與客戶一起測試不同的版本，甚至在芯片部署到系統(tǒng)后執(zhí)行現(xiàn)場更新。

隨著設(shè)計成本持續(xù)上升而上市時間窗口縮小，這種 ASIC 或 SoC 與 FPGA 的配對看起來會成為一種更常見的選擇。然而，鑒于這兩個（或更多）芯片封裝在一起，有必要驗證組合對。

在另一個應(yīng)用中，像 Nvidia 這樣的處理器制造商正在考慮轉(zhuǎn)向其 GPU 的多芯片實現(xiàn)。這將需要廣泛的仿真，以確保多芯片對用戶而言就像一個統(tǒng)一的圖形處理器一樣。

仿真是唯一可行的驗證解決方案

單個封裝中的多個裸片構(gòu)成了一個非常大的設(shè)計；除了仿真之外，沒有其他方法可以進行徹底的驗證。這種設(shè)計充其量只能模擬繁瑣，而且必要的測試數(shù)量意味著沒有模擬就無法及時完成它們。類似地，仿真能夠共同驗證 ASIC 和配套 FPGA 設(shè)計，提供對它們交互的完整檢查。Veloce 系列具有處理這些大型設(shè)計所需的尺寸和性能。

審核編輯：郭婷