MOSFET的器件原理

目錄

⊙擊穿電壓

⊙導通電阻

⊙跨導

⊙閾值電壓

⊙二極管正向電壓

⊙功率耗散

⊙動態(tài)特性

⊙柵極電荷

⊙dv/dt 能力

盡管分立式功率MOSFET的幾何結(jié)構(gòu)，電壓和電流電平與超大規(guī)模集成電路（VLSI）設備采用的設計方式有極大的不同，它仍然采用了與VLSI電路類似的半導體加工工藝。金屬氧化物半導體場效應晶體管(MOSFET)從70年代的初級場效應晶體管發(fā)展而來。圖1描述了MOSFET的器件原理圖，傳輸特性和器件符號。雙極結(jié)型晶體管（BJT)自身的局限性驅(qū)動了功率MOSFET的發(fā)明，直到最近幾十年，BJT才成為功率電子應用的可選器件。

圖1.MOSFET器件（a）原理圖，（b）傳輸特性，和（c）器件符號

雖然無法精確地界定功率器件的工作范圍，但是我們大致將功率器件稱之為任何可在大于等于1A電流切換的器件。雙極功率晶體管是一個電流控制的器件。使用BJT時，需要大量的基極驅(qū)動電流（相當于1/5的集電極電流）保持器件處于導通狀態(tài)。

不僅如此，還需要更高的反向基極驅(qū)動電流以便快速關斷。雖然BJT具有非常先進的生產(chǎn)工藝和較低的成本，但是這兩點局限性仍然使它的基極驅(qū)動電路設計比功率MOSFET更加復雜更加昂貴。

BJT的另外一個局限性在于它的電子和空穴都產(chǎn)生傳導。具有更長載流子壽命空穴的出現(xiàn)使得BJT的開關速度比相同尺寸和相同額定電壓的功率MOSFET慢幾倍。此外，熱失控也是BJT的短板。由于它的正向壓降隨著溫度的上升而下降，因此在多個器件并聯(lián)時，會導致電流流向一個器件。而功率MOSFET是無少數(shù)載流子注入的多數(shù)載流子元件。在高頻應用中，對開關功率耗散要求嚴格時，它比雙極結(jié)型晶體管（BJT）更具優(yōu)勢。此外，它還能同時承受高電流和高電壓的應用，不會因為二次擊穿遭受破壞性的損壞。由于功率MOSFET的正向壓降隨著溫度的上升而上升，可以確保電流均勻的分配到所有的器件，因此功率MOSFET可并聯(lián)。

然而，當擊穿電壓高時（>200V），功率MOSFET的通態(tài)壓降比相同尺寸和相同額定電壓的雙極器件更高。這個時候，使用雙極功率晶體管就更具優(yōu)勢，即便它的高頻性能較差。圖2中標明了功率MOSFET和雙極結(jié)型晶體管BJT各自的電壓限值和電流限值。隨著時間的推移，新材料，結(jié)構(gòu)和工藝技術的出現(xiàn)可以擴大限值范圍。

圖2.MOSFET和BJT電壓限值和電流限值

圖3是n溝道功率MOSFET的原理圖，圖4顯示了n溝道功率MOSFET里寄生元件。當兩個相鄰體二極管的耗盡區(qū)寬擴大到漂移區(qū)，且漏電壓上升時，在兩個體二極管之間形成寄生結(jié)型場效應晶體管JFET限制電流。寄生型BJT使得器件容易被意外開啟并過早損壞。仔細設計源極區(qū)下的摻雜和間距，確?；鶚O電阻RB的值最小。如圖3所示，有多個與功率MOSFET相關的寄生電容。

圖3.n溝道功率MOSFET原理圖

圖4.n溝道功率MOSFET寄生元件

CGS是源極和溝道區(qū)與多晶硅柵極重疊而產(chǎn)生的電容，它與施加的電壓無關。CGD 包含了兩部分，第一部分是多晶硅柵極和JFET區(qū)域底部的硅片重疊產(chǎn)生的電容。第二部分是直接位于柵極下方的耗盡區(qū)產(chǎn)生的電容。CGD 與電壓呈非線性函數(shù)關系。與體二極管（body-drift diode）有關的電容CDS ，與漏源偏壓的平方根成倒數(shù)關系。當前共有2種不同的功率MOSFET設計，平面設計和溝槽設計。圖3采用了平面設計。圖5顯示了2種不同的溝槽功率MOSFET設計。相比平面設計的MOSFET，溝槽工藝設計的器件單元密度更高，但是卻更難生產(chǎn)。

圖5.2種不同溝槽功率MOSFET設計

擊穿電壓

擊穿電壓BVDSS 是反向偏壓的體二極管（body-drift diode）被擊穿，且雪崩倍增引發(fā)大量的電流在源極和漏極之間流動時的電壓，此時柵極和源極之間短路。圖6顯示了功率MOSFET的電流和電壓特征。一般漏電流在250μA時測量BVDSS。當漏極電壓低于BVDSS且柵極上沒有偏壓時，在柵極板下表層不形成溝道，且漏極電壓全部由反向偏壓的體漂移p-n結(jié)承受。器件設計不良或處理不好會出現(xiàn)兩種現(xiàn)象：晶體管穿通現(xiàn)象（Punch-through）和擊穿現(xiàn)象（Reach-through）。當體漂移p-n結(jié)源極一側(cè)的耗盡區(qū)在漏極電壓低于器件的額定雪崩電壓期間擴散到源極區(qū)時，發(fā)生晶體管穿通現(xiàn)象。晶體管穿通現(xiàn)象（Punch-through）在源極和漏極之間形成了一道電流通路，并產(chǎn)生了軟擊穿。有關軟擊穿的特性，請見圖7。IDSS 表示源極和漏極之間的漏電流。RDS(on) 需要更短的溝道，而為了避免晶體管穿通則需要更長的溝道，應權(quán)衡這兩者的優(yōu)劣，并做出選擇。

圖6.功率MOSFET電流和電壓特征

圖7. 功率MOSFET擊穿特性

當體漂移p-n結(jié)漂移一側(cè)的耗盡區(qū)在外延層內(nèi)發(fā)生雪崩之前擴散到外延層襯底層時，發(fā)生擊穿現(xiàn)象（reach-through）。一旦耗盡區(qū)邊沿進入到高載流子濃度的襯底，漏極電壓進一步升高，并導致電場迅速達到臨界值2x105 V/cm ，從而發(fā)生雪崩。

導通電阻

如圖8所示，一個功率MOSFET的導通電阻包含了多個元件的電阻：

圖8. 功率MOSFET內(nèi)阻

其中：

Rsource =源極擴散電阻

Rch =溝道電阻

RA =積累層電阻

RJ =JFET晶體管的電阻

RD = 漂移區(qū)電阻

Rsub =襯底電阻

襯底電阻高達20mΩ-cm的晶圓用于高壓器件，低于5mΩ-cm的晶圓用于低壓器件。

Rwcml =連接引線總電阻，源極和漏極金屬層與硅片接觸面的接觸電阻，金屬層產(chǎn)生的電阻和引腳框架產(chǎn)生的電阻。在高壓器件中，這些電阻都很小，一般將它們忽略；但在低壓器件中，這些電阻就顯得很大。

圖9顯示了在電壓譜內(nèi)，每個元件的電阻在RDS(on)值內(nèi)所占的權(quán)重。從圖中可以看出，在高電壓時，RDS(on) 絕大部分是epi外延層電阻和JFET晶體管電阻。其原因是在epi外延層，電阻較高或者是載流子濃度較低。在較低的電壓時，RDS(on) 絕大部分是溝道電阻，及金屬層和半導體接觸面的接觸電阻，金屬層電阻，連接引線電阻和引腳框架電阻。在擊穿電壓較低的設備，襯底電阻會更大。

圖9.在電壓譜內(nèi)，元件電阻在RDS(on)值內(nèi)所占的權(quán)重

跨導

跨導gfs是衡量漏極電流對柵源偏壓變化是否靈敏度的一種方法。該參數(shù)保證工作在恒流控制狀態(tài)時，Ids變化與Vgs變化的比例關系。跨導與柵極寬度有關，它隨著單元密度的增大而增大，且增大速度與有源區(qū)成比例。單元密度不斷增大，1980年約為50萬/平方英尺，而在平面結(jié)構(gòu)的MOSFET中約為800萬/平方英尺，在溝槽設計的MOSFET則約為1200萬/平方英尺。光刻工藝控制和分辨率限制了單元密度的進一步增大。其中，分辨率指硅片與源極金屬層接觸面位于單元中心時的分辨率。

此外，跨導還與溝道長度有關。較短的溝道對跨導gfs和導通電阻都產(chǎn)生積極作用，但更容易發(fā)生晶體管穿通。溝道長度的下限值取決于控制雙向擴散工藝的能力，在現(xiàn)今約為1-2mm。柵極氧化物越薄，跨導gfs越高。

閾值電壓

閾值電壓Vth，指使多晶硅下方的半導體表面強力“反轉(zhuǎn)”并在源漏區(qū)之間形成導電溝道所需的最小柵極偏壓。一般漏源電流在250μA時測量Vth值。柵極氧化層較厚的高壓設備，它的閾值電壓Vth一般為2-4V；柵極氧化層較薄的低壓、邏輯兼容型設備，它的閾值電壓Vth一般為1-2V。隨著功率MOSFET越來越多地用于便攜式電子設備和無線通訊，而電池的成本又非常高，因此市場愈來愈青睞具有更低導通電阻RDS(on)和閾值電壓Vth的MOSFET。

二極管正向電壓

二極管正向電壓VF是在規(guī)定的源電流下，產(chǎn)生的體二極管的最大正向壓降。圖10描述了p－n結(jié)分別在Tj ＝25 ℃ 和Tj ＝150 ℃時，該二極管典型的電流－電壓（I-V）特性。由于金屬層與p型硅之間的接觸電阻大于它與n型硅之間的接觸電阻，因此P溝道MOSFET正向電壓VF更高。

圖10.典型源-漏二極管正向電壓特性

一般，高壓產(chǎn)品 (>100V)的最大正向電壓值為1.6V，低壓產(chǎn)品(<100V)的最大正向電壓值為1.0V。

功率耗散

在表面溫度為25℃時，使晶圓溫度上升到最高允許值所允許的最大功率耗散非常重要。功率耗散Pd 的計算公式如下：

Tjmax =器件p－n結(jié)最高允許溫度（一般是150℃或175℃）

RthJC=器件結(jié)到殼的熱阻。

動態(tài)特性

當MOSFET用作開關時，它的基本功能是通過柵極電壓來控制漏極電流。圖11(a) 描述了功率MOSFET的傳輸特性，圖11(b)是分析MOSFET的開關性能時通常使用的等效電路模型。

圖11. 功率MOSFET(a) 傳輸特性，(b)對開關影響重大的元件等效電路模型

器件的開關性能取決于在電容上建立電壓變化所需的時間。RG 是柵極的分布電阻，它的值與有源區(qū)約成反比。LS 和 LD 是源極和漏極引線電感，約為幾十 nH大小。電路設計者使用數(shù)據(jù)手冊中給定的輸入電容 (Ciss)，輸出電容(Coss)和反向轉(zhuǎn)移電容(Crss) 典型值作為確定電路元件值的起始值。數(shù)據(jù)手冊中的電容與等效電路電容的關系如下：

Ciss = CGS + CGD, CDS shorted

Crss = CGD

Coss = CDS + CGD

柵－漏電容CGD是柵－漏電壓的非線性函數(shù)。由于它在電路的輸出和輸入間提供了一條反饋回路，因此它也是最重要的參數(shù)。CGD 使總動態(tài)輸入電容大于總靜態(tài)電容，因此它也被稱之為米勒電容。

圖12（a）是典型的開關時間測試電路。圖12（b）描述了VGS和VDS 上升時間和下降時間波形。

圖12. 開關時間測試（a）電路，（b）VGS和VDS 波形

導通延遲時間td(on)是開啟漏極電流傳導之前，給器件的輸入電容充電所花費的時間。類似地，關斷延遲時間td(off)是關斷漏極電流傳導之后，給輸入電容放電所花費的時間。

柵極電荷

在比較不同廠家生產(chǎn)的2個器件的開關性能時，輸入電容值雖然有用，但它們無法給出精確的結(jié)果。器件尺寸和跨導的影響進一步阻礙這一比較。從電路設計的角度來看，更有用的參數(shù)是柵極電荷，而非輸入電容。絕大多數(shù)廠家在他們的數(shù)據(jù)手冊上同時提供了這兩個參數(shù)。圖13描述了典型的柵極電荷波形，及其測試電路。

圖13. 柵極電荷測試（a）電路，（b）柵極和漏極波形

當柵極接至電源電壓時，VGS 開始上升，當它上升到Vth時，漏極電流開始流通，且CGS電容開始充電。

在t1 到 t2這段時間內(nèi)，CGS 持續(xù)充電，柵極電壓繼續(xù)上升，且漏極電流成比例上升。在t2時，CGS 充滿，漏極電流達到預設值ID，并保持恒定，同時漏極電壓開始下降。從圖13 MOSFET等效電路模型圖可以看出，當CGS 在t2充滿時，VGS 開始保持穩(wěn)定不變，且驅(qū)動電流開始給米勒電容CGD充電。這個過程一直持續(xù)到t3。

由于t2到t3之間快速變化的漏電壓（電流＝Cdv/dt)，因此米勒電容CGD的充電時間（從t2到t3）大于柵源電容CGS的充電時間（從t1到t2）。一旦電容CGS 和 CGD 都充滿電，柵極電壓(VGS)再次上升，直至在t4上升到電源電壓。在t3時的柵極電荷(QGS + QGD) 是導通器件所需的絕對最小電荷。在良好的電路設計中會使用高于絕對最小值的柵極電壓，因此，在計算時使用的柵極電荷為在t4時的QG值。

使用柵極電荷的優(yōu)勢是：因為Q = CV ， I = C dv/dt, Q = Time x current，所以設計者很容易計算出在所需的時間段內(nèi)從驅(qū)動電路到導通器件所需的電流值。例如，對于一個柵極電荷為20nC的器件，如果有1mA的電流供應到柵極，那么該器件在20μsec內(nèi)導通；如果柵極電流上升到 1A，那么該器件在20nsec 內(nèi)導通。使用輸入電容值連這些簡單的計算都無法進行。

dv/dt 能力

二極管恢復峰值就是所允許的漏源電壓最大上升率，即dv/dt能力。如果超出了這個上升率，那么柵源兩端的電壓可能會高于器件的閾值電壓，從而使器件進入電流傳導模式，并在一定的條件下發(fā)生災難性故障。dv/dt可引發(fā)兩種不同的導通機制。圖14是功率MOSFET的等效電路模型，包括了寄生型雙極結(jié)晶體管BJT。dv/dt引發(fā)的第一種導通機制通過柵漏電容CGD的反饋動作而生效。在器件的漏源兩端發(fā)生電壓斜升時，通過柵漏電容CGD的反饋動作，電流I1流經(jīng)柵極電阻RG。RG 是電路總的柵極電阻，可通過下列公式計算出它的壓降：

圖14. 功率MOSFET的等效電路，顯示dv/dt引發(fā)的兩種不同導通機制

當柵極電壓VGS 超出器件的閾值電壓Vth時，器件被迫進入導通狀態(tài)?？赏ㄟ^下列公式計算出該導通機制下的dv/dt能力：

很明顯，Vth 低的器件更容易發(fā)生dv/dt導通。

在出現(xiàn)高溫環(huán)境的應用中，Vth的負溫度系數(shù)非常重要。為了避免dv/dt導通，同樣需要仔細挑選柵極電路阻抗。

dv/dt在MOSFET管里引發(fā)的第二種導通機制通過寄生型雙極結(jié)晶體管BJT而生效。圖15描述了寄生型BJT。CDB是體二極管耗盡區(qū)延伸到漂移區(qū)相關的電容，它位于BJT基極和MOSFET漏極之間。

圖15. 寄生型BJT中dv/dt 引發(fā)導通的物理原理

當電壓波動出現(xiàn)在漏源兩端時，該電容使電流I2變大而流經(jīng)基極電阻RB。通過第一種導通機制進行類推，可通過下列公式計算出該機制下的dv/dt 能力：

如果基極電阻RB上的電壓超出0.7V，那么基極－發(fā)射極結(jié)正向偏壓，且寄生型BJT被導通。dv/dt高，且RB值大時，MOSFET的擊穿電壓被限制在不超出BJT的基極開路擊穿電壓。如果施加到基極電阻RB的漏電壓大于基極開路擊穿電壓，MOSFET管發(fā)生雪崩，如果此時未從外部限制電流，MOSFET管可能被損壞。

要增加dv/dt能力，需要降低基極電阻RB。通過增加體二極管區(qū)的摻雜，并減少電流I2 聚集到源極金屬層之前流經(jīng)的橫向距離，可降低RB。在第一種模式下，與BJT相關的dv/dt能力在溫度較高時變差。這是因為隨著溫度上升， RB增大，而VBE 降低。
責任編輯：彭菁