2進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案匯總(五款模擬電路設(shè)計(jì)原理及過程詳解） - 全文

計(jì)數(shù)器是數(shù)字系統(tǒng)中用得較多的基本邏輯器件。它不僅能記錄輸入時(shí)鐘脈沖的個(gè)數(shù)，還可以實(shí)現(xiàn)分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖和脈沖序列等。例如，計(jì)算機(jī)中的時(shí)序發(fā)生器、分頻器、指令計(jì)數(shù)器等都要使用計(jì)數(shù)器。 計(jì)數(shù)器的種類很多。按時(shí)鐘脈沖輸入方式的不同，可分為同步計(jì)數(shù)器和異步計(jì)數(shù)器；按進(jìn)位體制的不同，可分為二進(jìn)制計(jì)數(shù)器和非二進(jìn)制計(jì)數(shù)器；按計(jì)數(shù)過程中數(shù)字增減趨勢(shì)的不同，可分為加計(jì)數(shù)器、減計(jì)數(shù)器和可逆計(jì)數(shù)器。

2進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案一

程序源代碼

電路圖

2進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案二

原始狀態(tài)圖

二位二進(jìn)制計(jì)數(shù)器狀態(tài)表

邏輯電路圖

2進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案三

觸發(fā)器構(gòu)成的同步二進(jìn)制加法計(jì)數(shù)器

觸發(fā)器構(gòu)成的同步二進(jìn)制加法計(jì)數(shù)器

2進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案四

采用VHDL語言設(shè)計(jì)一個(gè)4位二進(jìn)制計(jì)數(shù)器74163，它具有同步清零、同步置數(shù)、計(jì)數(shù)控制和進(jìn)位輸出控制功能。如下圖所示。

4位二進(jìn)制計(jì)數(shù)器74163

各端口功能

CLK：時(shí)鐘信號(hào)，上升沿計(jì)數(shù)；

CLRL：同步清零端，低電平有效；

LDL：同步置位控制端，低電平有效；

ENP：與ENT同時(shí)為‘1’時(shí)，計(jì)數(shù)使能；

ENT：為‘1’時(shí)，可進(jìn)行進(jìn)位；

D［3..0］：計(jì)數(shù)器置數(shù)輸入；

Q［3..0］：計(jì)數(shù)器狀態(tài)輸出；

RCO：計(jì)數(shù)器進(jìn)位輸出。

程序設(shè)計(jì)

2進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案五

用觸發(fā)器組成計(jì)數(shù)器。觸發(fā)器具有0 和1兩種狀態(tài)，因此用一個(gè)觸發(fā)器就可以表示一位二進(jìn)制數(shù)。如果把n個(gè)觸發(fā)器串起來，就可以表示n位二進(jìn)制數(shù)。對(duì)于十進(jìn)制計(jì)數(shù)器，它的10個(gè)數(shù)碼要求有10個(gè)狀態(tài)，要用4位二進(jìn)制數(shù)來構(gòu)成。下圖是由D觸發(fā)器組成的4位異步二進(jìn)制加法計(jì)數(shù)器。

布線

1、將芯片（1）的引腳4、10連到一起，

2、將芯片（2）的引腳4、10連到一起，

3、將芯片（1）的引腳10和芯片（2）的引腳10連到一起，

4、將芯片（1）的引腳10連到+5V；

5、將芯片（1）的引腳1、13連到一起，

6、將芯片（2）的引腳1、13連到一起，

7、將芯片（1）的引腳13和芯片（2）的引腳13連到一起，

8、將芯片（1）的引腳13連到+5V；

9、將芯片（1）的引腳3接到時(shí)鐘信號(hào)CP

10、將芯片（1）的引腳2、6接到一起，再將引腳2接到引腳11

11、將芯片（1）的引腳8、12接到一起，再將芯片（1）的引腳8接到芯片（2）的引腳3

12、將芯片（2）的引腳2、6接到一起，再將引腳6接到引腳11

13、將芯片（1）的引腳5、9分別接到Q0、Q1，再將芯片（2）的引腳5、9分別接到Q2、Q3

14、分別將兩芯片的14腳接電源+5V，分別將兩芯片的7腳接地0V。