Aurora 是一個(gè)很高效的低延遲點(diǎn)對(duì)點(diǎn)的串行協(xié)議，它使用了GTP收發(fā)器。它旨在隱藏GTP的接口細(xì)節(jié)和開(kāi)銷(xiāo)。
2018-01-26 09:46:59
11614 
firmware文件夾下只有ipnc_rdk_fw_m3video.xem3和ipnc_rdk_fw_m3vpss.xem3兩個(gè)M3核固件更新生成，而DSP核的固件ipnc_rdk_fw_c6xdsp.xe674
2020-08-19 09:41:08
本帖最后由 黎釋 于 2017-5-17 16:57 編輯
我在FPGA中調(diào)用AURORA_8b10b核時(shí)，發(fā)現(xiàn)在接受端RX_SRC_RDY_N一直為低電平，也就是說(shuō)一直在接受數(shù)據(jù)，可是我在
2017-05-17 16:55:51
小弟最近在調(diào)用Aurora 8b/10b IP模塊時(shí)，在用modelsim功能仿真時(shí)，一切正常。 但是直接使用了例化后的example，并將Tx和Rx形成了回路下到FPGA板子上
2015-03-09 10:58:03
使用ISE 14.1，我試圖在Virtex-4 FX中生成一個(gè)簡(jiǎn)單的Aurora 8B / 10B內(nèi)核。核心似乎生成（生成完整的.vhd函數(shù)模型文件），但不會(huì)在.vho文件中生成任何代碼以實(shí)例化到我
2019-03-20 15:43:41
我開(kāi)發(fā)了一個(gè)應(yīng)用程序，包括Userapp，Aurora IP 8b10b v8.3，兩個(gè)FIFO（Tx和Rx）和sram模塊。我使用ISim模擬了總應(yīng)用程序。我得到了所需的結(jié)果?，F(xiàn)在，我的疑問(wèn)
2020-03-30 08:49:04
最近使用V6130T和75T鏈接，aurora8B10BIP核，ISE14.5.上電以后可以channelup正常，一旦FPGA別的部分開(kāi)始工作，電流變大了就發(fā)現(xiàn)數(shù)據(jù)出錯(cuò)，有softerror。改變
2015-03-06 10:52:56
現(xiàn)象描述：仿真器直接連接開(kāi)發(fā)板，編譯鏈接下載仿真程序都沒(méi)有問(wèn)題，運(yùn)行正常。生成ldr文件燒寫(xiě)到flash之后無(wú)法正常啟動(dòng)。生成和燒寫(xiě)ldr的方法都沒(méi)有問(wèn)題，已經(jīng)回讀驗(yàn)證過(guò)，板子上的啟動(dòng)管腳狀態(tài)正常，可能是什么原因？
2018-08-28 11:48:39
你好！我現(xiàn)在在嘗試電路板上TMS320C6670 雙核驅(qū)動(dòng)調(diào)試。發(fā)現(xiàn)調(diào)試存在問(wèn)題。當(dāng)我將.txt放在L2SRAM中時(shí)，調(diào)試正常。但當(dāng)我將.txt.放在共享內(nèi)存中時(shí)，出現(xiàn)有的斷點(diǎn)無(wú)效，及有些判斷
2018-06-21 17:12:52
您好！
我們現(xiàn)在遇到這樣一個(gè)問(wèn)題：
C6678的電源、時(shí)鐘、復(fù)位已全部完成，并且復(fù)位狀態(tài)信號(hào)RESETSTAT也已經(jīng)拉高，覺(jué)得通過(guò)這個(gè)信號(hào)可以看出芯片復(fù)位已經(jīng)完成，但是通過(guò)仿真器連接，核0連接不上
2018-06-21 03:03:27
嗨，核納米板 stm32l432kc 上的 HSE 值是多少？未來(lái)：24MHz 晶體但是當(dāng)我在 cubemx 中初始化默認(rèn)設(shè)置時(shí)，它將 HSE 設(shè)置為 8 MHz。在船上用戶(hù)手冊(cè)中找不到船上 HSE 的價(jià)值。
2022-12-28 06:36:15
）在CCS串口欄或其他串口調(diào)試工具上可以看到M核的輸出信息。04程序?qū)崪y(cè)我們以gpio_led_blink為例，來(lái)演示硬件仿真功能。（1）將am62-mcu-m4f0_0-fw放至開(kāi)發(fā)板，這一步必須有
2023-03-31 11:40:45
ATK-DAP仿真器 BURNER 5V
2023-03-28 13:05:53
ATK-HSDAP仿真器 BURNER
2023-03-28 13:05:52
你好， 我正在使用Aurora 8B / 10B v5.3 IP內(nèi)核，Virtex 5 FPGA用于使用SFP電纜的GB收發(fā)器。我使用核心生成器創(chuàng)建了IP核，獲得了示例設(shè)計(jì)（所有文件）。我模擬了示例
2020-04-07 14:52:25
DAP仿真器 BURNER
2023-03-28 13:06:20
，而且不知道怎么把小數(shù)生成Hex文件存到ROM里面，于是把數(shù)據(jù)擴(kuò)大了2^12倍。之前用產(chǎn)生的余弦函數(shù)來(lái)試得到的結(jié)果是對(duì)的，fft之后就是一條線譜。我是用的DSP builder調(diào)用fft ip核來(lái)做
2016-04-21 20:36:18
的基礎(chǔ)上，給出了一種仿真調(diào)試方 案；利用該方案指出了其中若干邏輯錯(cuò)誤并對(duì)其進(jìn)行修改，最終完成了修改后IP核的FPGA下載測(cè)試。1 OC8051結(jié)構(gòu)分析OpenCores網(wǎng)站提供的OC8051 IP核
2012-08-11 11:41:47
例程
右鍵點(diǎn)擊剛生成的IP，選擇“Open IPExample Design”，打開(kāi)IP對(duì)應(yīng)配置下的測(cè)試工程，選擇指定路徑，自動(dòng)打開(kāi)新生成的測(cè)試工程。
4、閱讀示例工程，仿真分析
工程中包含了時(shí)鐘
2023-11-17 11:09:22
Vivado：2016.4FPGA：xcvu190Hello，我在兩個(gè)xcvu190平臺(tái)之間遇到Aurora 64B66B IP（v11.1）的一些問(wèn)題。使用x4 GTY通道將IP配置為全雙工，成幀
2018-09-28 11:29:48
IP核生成文件：XilinxAlteraIP 核生成文件：（Xilinx/Altera同） IP 核生成器生成ip 后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則
2012-08-12 12:21:36
我制作了一個(gè)Aurora 64/66項(xiàng)目。 6.25 Gb / s，250 Mhz參考時(shí)鐘?？匆幌?b class="flag-6" style="color: red">生成的示例設(shè)計(jì)。在UCF的示例設(shè)計(jì)中，我生成了Xilinx工具＃50 MHz板時(shí)鐘約束NET
2020-07-27 12:10:28
本帖最后由 elecfans跑堂 于 2015-9-7 13:54 編輯
一個(gè)項(xiàng)目里有IP核rom，想改其中的參數(shù)重新生成，結(jié)果打開(kāi)失敗，然后我把它移除了，在項(xiàng)目里邊新添加不了，提示如下錯(cuò)誤
2015-09-07 12:21:59
PCB板上的高速信號(hào)需要進(jìn)行仿真串?dāng)_嗎？
2023-04-07 17:33:31
最近在做FFT IP核，，走了好多彎路，LISENCE激活過(guò)了0034的IP核，通過(guò)修改LISENCE.DAT的方法。后來(lái)生成FFT的時(shí)候卡住，又嘗試了關(guān)閉quartus_map進(jìn)程和重裝jre
2019-04-03 16:16:21
請(qǐng)問(wèn)一下，我使用QuartusII 13.0 生成不了Rapid IO IP核，iP核已破解，其他諸如FIR、CIC、NCO等都能正常生成，到底是怎么回事呢？是Quartus版本的問(wèn)題嗎？
2017-07-17 16:23:29
ST-LINK仿真器 BURNER 5V
2023-03-28 13:06:38
創(chuàng)建項(xiàng)目時(shí)，我無(wú)法添加 touchGFX 生成器，并且在版本 4.16 的發(fā)行說(shuō)明中它說(shuō)：“TouchGFX 生成器以前可用于具有雙核 MCU 的項(xiàng)目盡管尚未支持 H747* 和 H745*?！蔽疫€可以獲取 touch GFX 軟件使用的項(xiàng)目來(lái)生成在創(chuàng)建圖形應(yīng)用程序時(shí)編程到評(píng)估板的二進(jìn)制文件
2022-12-28 08:33:03
USB Blaster仿真器 BURNER 5V
2023-03-28 13:06:20
在vivado生成ip核后缺少一大片文件，之前是可以用的，中途卸載過(guò)Modelsim，用vivado打開(kāi)過(guò)ISE工程，因?yàn)楣こ讨泻芏郔P核不能用所以在重新生成過(guò)程中發(fā)現(xiàn)了這個(gè)問(wèn)題，還請(qǐng)大神告知是怎么回事？
2023-04-24 23:42:21
在仿真fft ip核時(shí) 輸出信號(hào)一直為0，檢查了輸入波形，應(yīng)該沒(méi)有問(wèn)題，大家?guī)兔纯窗奢斎胧怯蓃om里面的mif文件產(chǎn)生的信號(hào)。
2017-11-21 10:44:53
我用quartus II調(diào)用modelsim仿真fft ip核，仿真結(jié)束后我想驗(yàn)證下數(shù)據(jù)是否正確，結(jié)果是：我用matlab生成同樣的整形數(shù)據(jù)，然后用modelsim仿出的結(jié)果txt文件與用
2012-09-20 12:48:37
我調(diào)用了一個(gè)ip核 在下載到芯片中 有一個(gè)time-limited的問(wèn)題 在完成ip核破解之后 還是無(wú)法解決 但是我在Google上的找到一個(gè)解決方法就是把ip核生成的v文件加到主項(xiàng)目文件中就是上面
2016-05-17 10:28:47
請(qǐng)教各位大神，小弟剛學(xué)FPGA，現(xiàn)在在用spartan-3E的板子，想用上面的DDR SDRAM進(jìn)行簡(jiǎn)單的讀寫(xiě)，用MIG生成DDR核之后出現(xiàn)了很多引腳，看了一些資料也不是很清楚，不知道怎么使用生成的這個(gè)IP核控制器來(lái)進(jìn)行讀寫(xiě)，希望大神們稍作指點(diǎn)
2013-06-20 20:43:56
modelsim 仿真 altera IP核（ROM,RAM實(shí)例)急求大神們ROM和RAM 的綜合仿真代碼
2015-11-19 21:02:57
modelsim仿真fftip核方法：重點(diǎn)有3：1，添加庫(kù)文件方式正確2，添加編譯文件，要包括.vo文件3，仿真時(shí)要重新再添加一下庫(kù)文件
2013-05-12 14:05:12
本帖最后由 liu1032042013 于 2017-5-3 22:16 編輯
使用quartus 12.1生成NCO IP 核失敗，進(jìn)度條一直卡著不動(dòng)，經(jīng)百度得網(wǎng)友分享的方法，成功解決問(wèn)題
2017-05-02 21:39:22
quartus 11.0 IP核的simulation如果勾選 就生成不出IP核出錯(cuò)，但是不選的話(huà)就沒(méi)辦法RTL仿真 求大神問(wèn)題原因或者解決方法
2016-11-25 20:39:45
用的xilinx的FFT 9.1版本的ip核 ， 仿真出來(lái)的結(jié)果和我MATLAB算出來(lái)的結(jié)果差的很多，也沒(méi)有倍數(shù)關(guān)系，scaled因數(shù)改了好幾次，沒(méi)有溢出，波形大致相同，但是數(shù)值上差的太多，已經(jīng)弄了快兩周了，求做過(guò)這個(gè)的講講經(jīng)驗(yàn)。
2018-07-10 16:16:31
相關(guān)、下載仿真。添加信號(hào)：時(shí)鐘配置：仿真波形如下，分析與上一篇是一樣的，這里不再詳細(xì)說(shuō)明。對(duì)于SignalTap Ⅱ和Modelsim的使用經(jīng)過(guò)這幾個(gè)IP核的學(xué)習(xí)應(yīng)該算是熟悉了，其實(shí)使用是次要的，主要
2016-10-11 22:24:16
Aurora最新實(shí)驗(yàn)室記錄視頻。注意，右上角相機(jī)為老式磁帶相機(jī)，時(shí)間軸對(duì)不準(zhǔn)
2014-01-29 12:18:28
你好！我正在使用Aurora 64/66示例設(shè)計(jì)項(xiàng)目（4個(gè)通道），每個(gè)clk發(fā)送8幀。當(dāng)使用我的Vivado調(diào)試工具從我的K7開(kāi)發(fā)板獲取RX數(shù)據(jù)時(shí)，在最后一幀（如
2019-04-10 09:57:31
用 quartus 生成一個(gè)ddr2的ip核，選擇了生成仿真模型，但生成不了，文件目錄下沒(méi)有example.v，只有一個(gè)對(duì)應(yīng) 的sdc文件 。 另外生成報(bào)告里還有 一個(gè)warning ，，求指導(dǎo)
2017-09-07 11:48:09
本帖最后由 Laputa_fly 于 2013-11-23 13:46 編輯
用quartus9.0調(diào)用了ａｌｔｅｒａ FFT?。桑小?b class="flag-6" style="color: red">核 生成了ｍｏｄｉｓｉｍ 和?。恚幔簦欤幔狻〉?b class="flag-6" style="color: red">仿真文件。用ｍｏｄｅｌｓｉｍ 仿真有結(jié)果。但是按照官方的使用說(shuō)明用ｍａｔｌａｂ仿真時(shí)出現(xiàn)問(wèn)題。請(qǐng)大家?guī)兔鉀Q一下。謝謝！
2013-11-23 13:43:41
1、在Picorv32 / 蜂鳥(niǎo)E203軟核上運(yùn)行RT-Thread 首先介紹一下我用的 FPGA 開(kāi)發(fā)板，也就是荔枝糖（EG4S20），這塊開(kāi)發(fā)板性?xún)r(jià)比應(yīng)當(dāng)算是很高了，100RMB有20K邏輯
2022-09-16 16:15:39
在quartus II13.0版本上調(diào)用FFT IP核并進(jìn)行modelsim-altera仿真，在生成IP核時(shí)，step2中勾選generate simulation model、generate
2016-10-07 22:23:33
樹(shù)莓派Pico采用他自己的處理器RP2040，雙核M0，133MHz。為了體驗(yàn)它的雙核編程環(huán)境和性能，我用它來(lái)實(shí)現(xiàn)一個(gè)AppleII仿真，當(dāng)然是在AppleWin代碼基礎(chǔ)上移植改造的。Core0用作
2022-05-24 20:58:55
基于FPGA的FFT和IFFT IP核應(yīng)用實(shí)例AT7_Xilinx開(kāi)發(fā)板（USB3.0+LVDS）資料共享騰訊鏈接：https://share.weiyun.com/5GQyKKc百度網(wǎng)盤(pán)鏈接
2019-08-10 14:30:03
導(dǎo)入(2) 編譯與仿真(3) 綜合(4) IP核封裝(5) IP核測(cè)試基于創(chuàng)龍科技TLK7-EVM開(kāi)發(fā)板，是一款基于Xilinx Kintex-7系列FPGA設(shè)計(jì)的高端評(píng)估板，由核心板和評(píng)估底板組成
2021-02-19 18:36:48
文章，小編就將以飛凌嵌入式的OKMX8MP-C開(kāi)發(fā)板為例，為大家介紹多核異構(gòu)處理器M核程序的啟動(dòng)配置、程序編寫(xiě)和實(shí)時(shí)仿真的過(guò)程。飛凌嵌入式OKMX8MP-C開(kāi)發(fā)板所搭載的NXP i.MX8M Plus處理器
2023-02-21 16:08:17
如何仿真IP核(建立modelsim仿真庫(kù)完整解析)
2012-08-15 13:16:12
你好，我正在嘗試使用Aurora 8B / 10B建立僅傳輸（流媒體）?，F(xiàn)在使用Vivado 2014.4進(jìn)行模擬階段。我知道GTXE2_COMMON原語(yǔ)需要在設(shè)計(jì)中使用以包含一個(gè)QUAD PLL
2020-08-14 08:49:13
嗨，我正在嘗試將Aurora與Virtex-6 LX240t配合使用。示例設(shè)計(jì)是由核心生成器（11.5和12.1）生成的測(cè)試代碼。當(dāng)我使用環(huán)回模式（近端PCS和PMA）進(jìn)行測(cè)試時(shí)，兩者都能正常工作
2020-06-02 13:14:40
嗨， 我在自定義板（Kintex 7）中為Aurora 8b10b創(chuàng)建了兩個(gè)項(xiàng)目。Aurora Simplex_Tx和Aurora Simplex _RX。我想將這些設(shè)計(jì)整合在一起。我已將Rx的源文件添加到Tx項(xiàng)目中。我應(yīng)該將Rx項(xiàng)目的XDC文件添加到Tx項(xiàng)目中嗎？謝謝，Abinaya
2020-08-17 09:59:17
在使用Aurora時(shí)，我可以決定是否發(fā)送數(shù)據(jù)嗎？非常感謝您的幫助。
2020-07-25 11:22:01
本文在分析OpenCores網(wǎng)站提供的一款OC8051IP核的基礎(chǔ)上，給出了一種仿真調(diào)試方案；利用該方案指出了其中若干邏輯錯(cuò)誤并對(duì)其進(jìn)行修改，最終完成了修改后IP核的FPGA下載測(cè)試。
2021-05-08 06:22:32
的經(jīng)驗(yàn)幾乎為0，因此我想就如何解決這個(gè)問(wèn)題提出建議。這就是我的想法：1 - 首先，用Vivado HLS轉(zhuǎn)換VHDL中的C代碼（我現(xiàn)在有一些經(jīng)驗(yàn)）2 - 在Vivado HLS中生成IP核（如果我
2020-03-24 08:37:03
HI可以?xún)蓚€(gè)或多個(gè)BD地址，動(dòng)態(tài)改變?cè)谝粋€(gè)板上生成使用PSoC Creator？最好的問(wèn)候，Yoshizu
2019-10-22 06:14:47
我的quartus ii 版本13.1fft核版本13.1 modelsim版本64位 10.4在quartus ii 中使用rtl仿真時(shí)（已經(jīng)在quartus ii中編譯成功） 彈出
2019-02-26 16:21:08
在開(kāi)發(fā)板上正常運(yùn)行的程序生成.hex文件后無(wú)法在proteus上仿真，用到了外部中斷和systick定時(shí)器，配置的引腳也完全沒(méi)反應(yīng)
2023-09-25 07:07:05
本帖最后由 yirenonege 于 2012-5-17 10:05 編輯
用 core insert生成的核怎么刪掉??？以前沒(méi)有過(guò)ISE，工程下面的文件也太多了另外如何觀測(cè)兩個(gè)模塊之間的連線
2012-05-13 18:22:51
fft仿真沒(méi)有輸出，初始值不正常，但上板驗(yàn)證沒(méi)問(wèn)題，試過(guò)重新生成ip核沒(méi)有用，請(qǐng)教一下是什么問(wèn)題。
2019-05-10 10:27:57
我使用Aurora（5.2）內(nèi)核在125MHz GT REFclock上運(yùn)行光纖，核心表示將使用2.5Gbps的線速（線寬為16位）。我現(xiàn)在需要發(fā)送更高分辨率的圖像，看不出核心生成器如何生成
2019-06-20 15:26:44
IMX6Q四核開(kāi)發(fā)板，怎么做到分核運(yùn)行？
2022-01-10 06:59:30
沒(méi)用過(guò)ISE，不知道生成的IP核文件夾中 ，哪些是需要添加到modelsim中用于仿真的文件 。拿ram舉例，仿真庫(kù)文件還應(yīng)該添加哪些內(nèi)容。希望大神們指導(dǎo)下 多謝
2018-12-18 17:58:32
請(qǐng)問(wèn)為什么生成FFT ip 核會(huì)卡在生成這一步，前兩天還好好的。求大神的解決辦法，網(wǎng)上實(shí)在找不到方法
2016-11-01 13:42:43
如題，調(diào)用altera公司的FFT IP核，用的是13.1版本，將modulsim仿真的結(jié)果輸入到matlab畫(huà)出頻譜圖，功能仿真結(jié)果沒(méi)有問(wèn)題，但門(mén)級(jí)仿真中除了原頻率信息外，出現(xiàn)了很多不存在的頻率
2018-08-28 20:43:56
高速DAP仿真器 BURNER
2023-03-28 13:06:20
描述了利用Vega Prime生成紅外場(chǎng)景的方法，針對(duì)該方法在成像制導(dǎo)仿真系統(tǒng)應(yīng)用中出現(xiàn)的問(wèn)題進(jìn)行了討論。介紹了地形場(chǎng)景模型的建立方法;分析了制導(dǎo)仿真圖像生成、仿真數(shù)據(jù)流程等方
2011-05-19 18:25:30
0 基于8051的Proteus仿真-DAC0832生成鋸齒波
2016-09-01 23:28:1442 Aurora 是賽靈思的高速串行通信協(xié)議，一直在行業(yè)內(nèi)非常受歡迎。當(dāng)某些應(yīng)用領(lǐng)域中的行業(yè)協(xié)議實(shí)現(xiàn)過(guò)程太過(guò)復(fù)雜或者太耗費(fèi)資源時(shí)，Aurora 通常是首選方案。Aurora 能實(shí)現(xiàn)低成本、高數(shù)據(jù)速率
2017-11-17 05:31:092090 
Aurora系統(tǒng)被關(guān)注，源于2019年6月，國(guó)外媒體注意到華為在自家產(chǎn)品測(cè)試Aurora系統(tǒng)的消息。在國(guó)外媒體更早關(guān)于該系統(tǒng)的報(bào)道中，他們發(fā)現(xiàn)開(kāi)發(fā)Auroa系統(tǒng)的公司早在2015年就被俄羅斯巨商收入麾下。
2019-08-29 14:37:104271 在AWS re:Invent上，AWS發(fā)布了新一代Aurora Serverless，以及一個(gè)讓客戶(hù)能更輕松的從SQL Server遷移到Amazon Aurora PostgreSQL的新功能
2020-12-03 10:38:281666 開(kāi)門(mén)見(jiàn)山的說(shuō)，跟DDR/PCIE/GTX這種復(fù)雜的IP相比，Aurora配置那是相當(dāng)?shù)暮?jiǎn)單。走著。
2022-02-19 18:52:106548 
Aurora 是一個(gè)用于在點(diǎn)對(duì)點(diǎn)串行鏈路間移動(dòng)數(shù)據(jù)的可擴(kuò)展輕量級(jí)鏈路層協(xié)議。這為物理層提供透明接口，讓專(zhuān)有協(xié)議或業(yè)界標(biāo)準(zhǔn)協(xié)議上層能方便地使用高速收發(fā)器。雖然使用的邏輯資源非常少，但 Aurora
2022-02-19 18:21:556013 
在Vivado軟件中，我們生成好IP后可以可以打開(kāi)帶有例子的工程，進(jìn)行仿真查看LANE_UP和CHANNEL_UP信號(hào)拉高后，即可認(rèn)為光纖通道初始化成功，在對(duì)其數(shù)據(jù)接口進(jìn)行查看，官方給的例程主要分為三大塊，數(shù)據(jù)產(chǎn)生模塊、光纖傳輸模塊、數(shù)據(jù)檢查模塊 。
2023-03-30 09:28:461012
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