實時時鐘芯片（RTC）允許一個系統(tǒng)能同步或記錄事件，給用戶一個易理解的時間參考，這里分享一些實時時鐘芯片的設(shè)計資料，以及工程師在應(yīng)用設(shè)計時應(yīng)為了避開設(shè)計時出現(xiàn)的問題。
2016-07-25 11:08:49
5224 
在進(jìn)行具體工程的抗干擾設(shè)計時，我們可以選擇有較高抗干擾能力的產(chǎn)品，采取抑制干擾源、切斷或衰減電磁干擾的傳播途徑和利用軟件手段等措施，來提高裝置和系統(tǒng)的抗干擾能力。
2018-11-01 08:55:306762 FPGA的前端設(shè)計流程類似于ASIC，但后端不同。FPGA的后端部分與ASIC的主要區(qū)別在于FPGA的布局和布線。對于ASIC，place and route軟件決定IC的制造方式。
2022-06-20 16:24:124730 
ASIC1810 - ASIC1810 - List of Unclassifed Manufacturers
2022-11-04 17:22:44
1、概念區(qū)別： ASIC（專用集成電路）是一種在設(shè)計時就考慮了設(shè)計用途的IC?！ PGA（現(xiàn)場可編程門陣列）也是一種IC。顧名思義，只要有合適的工具和適當(dāng)?shù)膶I(yè)基礎(chǔ)，工程師就可以對FPGA
2020-12-01 17:41:49
...................................493.2 設(shè)計工具 ISE 與 Vivado......................................493.3 ASIC 設(shè)計轉(zhuǎn)換
2015-09-18 15:26:25
`圖片上的這玩意叫做Astro Pi，Pi是什么意思我就不解釋了，Astro是天文的意思，那么這個樹莓派是干嘛用的，有什么功能大家應(yīng)該不難猜到了吧。Astro Pi是增加了特殊定制外殼和配件的樹莓派
2016-01-11 10:49:58
我想生成8個相位時鐘。所以為此，我將不得不使用兩個PLL。我想確保所有生成的時鐘都沒有時鐘偏差。時鐘向?qū)е惺欠裼幸粋€功能可以指導(dǎo)兩個PLL生成沒有偏斜的時鐘？或者有任何特定的方法來生成時鐘？提前致謝
2018-10-11 15:01:10
1.clock計時按鈕的計時時鐘是多少？和核時鐘一樣，還是核時鐘的幾分頻
2.顯示的計時周期也是按這個時鐘計算的吧？？？
2018-06-21 17:56:56
信號，就是這個道理。所以，連接排線一般也都在板子邊沿，且盡量短，盡量用扎帶固定。如果排線干擾，選用屏蔽線，效果可能會好一些?；蛘咴诰€上套磁環(huán)，但這樣的缺點是不方便生產(chǎn)。4.時鐘信號導(dǎo)致的干擾及解決辦法
2022-10-22 08:00:00
： 所設(shè)計系統(tǒng)的穩(wěn)定情況下的最高時鐘頻率所設(shè)計系統(tǒng)的穩(wěn)定情況下的最高時鐘頻率,他是時序分析中最重要的指標(biāo)，綜合表現(xiàn)所設(shè)計時序的性能首先介紹最小時鐘周期TclkTclk = 寄存器的時鐘輸出延時Tco
2018-07-03 02:11:23
： 所設(shè)計系統(tǒng)的穩(wěn)定情況下的最高時鐘頻率所設(shè)計系統(tǒng)的穩(wěn)定情況下的最高時鐘頻率,他是時序分析中最重要的指標(biāo)，綜合表現(xiàn)所設(shè)計時序的性能首先介紹最小時鐘周期TclkTclk = 寄存器的時鐘輸出延時Tco
2018-07-09 09:16:13
FPGA能否繼續(xù)在SoC類應(yīng)用中替代ASIC？CoreConsole工具是什么，有什么功能？
2021-04-08 06:23:39
運用前須知：1、IWDG所用計時時鐘是不穩(wěn)定的（35-60KHZ），通常取40KHZ計算.對以下代碼段，定時時間為：T=prer/40000*rlr，單位是Svoid watchdogInit
2021-07-30 06:49:17
時鐘振蕩 計時 評估板
2024-03-14 21:24:48
在設(shè)計最初, 由于沒有將時鐘信號定義在全局時鐘引腳上, 導(dǎo)致MAXPLUS II 在時間分析時提示錯誤：（時鐘偏斜加上信號延遲時間超過輸入信號建立時間）. 全局時鐘引腳的時鐘信號到各個觸發(fā)器的延時
2019-09-19 05:55:36
時鐘振蕩 計時 評估板
2024-03-14 22:58:14
時鐘振蕩 計時 評估板
2024-03-14 22:58:14
2.定時器計時，ETR模式計數(shù)（1）問題分析問題由來：項目需要對一個外部輸入信號統(tǒng)計一段時間內(nèi)負(fù)脈沖（低電平）的個數(shù)思路：一個定時器用來計時1分鐘，一個定時器通過ETR模式進(jìn)行邊沿檢測并計數(shù)（本次
2021-08-19 07:49:16
ASIC的門密度范圍。SiliconCity柔性架構(gòu)可讓設(shè)計人員針對多種產(chǎn)品變化型款，創(chuàng)建獨特的基礎(chǔ)晶圓架構(gòu)，同時通過設(shè)計復(fù)用大幅縮短客戶的設(shè)計時間，減少非經(jīng)常性工程(NRE)成本，并降低開發(fā)風(fēng)險。
2019-08-29 06:00:52
從ASIC到FPGA的轉(zhuǎn)換系統(tǒng)時鐘設(shè)計方案
2011-03-02 09:37:37
嗨，我們正在嘗試使用Vivado工具鏈?zhǔn)謩勇酚蒄PGA，并想知道應(yīng)該使用什么工具來手動路由Virtex 7 FPGA。還可以在Vivado時序分析器工具中指定溫度和電壓值來估算設(shè)計時序嗎？我們將如
2018-10-25 15:20:50
在對DCS系統(tǒng)進(jìn)行工程的抗干擾設(shè)計時需注意什么?為了保證系統(tǒng)在工業(yè)電磁環(huán)境中免受或減少內(nèi)外電磁干擾，必須從設(shè)計階段開始便采取三個方面抑制措施：抑制干擾源；切斷或衰減電磁干擾的傳播途徑；提高裝置
2011-11-21 16:55:42
挑戰(zhàn)。本文主要介紹了邏輯設(shè)計中值得注意的重要時序問題，以及如何克服這些問題。最后介紹了利用Astro工具進(jìn)行時序分析的方法。關(guān)鍵詞：ASIC；同步數(shù)字電路；時序；Astro引言 隨著系統(tǒng)時鐘頻率的提高
2012-11-09 19:04:35
基于DSP的變頻調(diào)速系統(tǒng)電磁干擾問題分析，怎么解決這些干擾？
2021-04-25 07:35:17
我的設(shè)計完全在Verilog中，并且已經(jīng)使用Spartan FPGA進(jìn)行了測試。我將源代碼提供給ASIC工廠，以實現(xiàn)作為ASIC使用他們（我認(rèn)為）的概要工具。我的問題是，有沒有辦法使用任何
2019-07-25 13:44:31
邏輯。而對其進(jìn)行時序分析時，一般都以時鐘為參考的，因此一般主要分析上半部分。在進(jìn)行時序分析之前，需要了解時序分析的一些基本概念，如時鐘抖動、時鐘偏斜（Tskew）、建立時間（Tsu）、保持時間（Th）等
2018-04-03 11:19:08
親愛的大家，我對時鐘信號和數(shù)據(jù)信號進(jìn)行采樣，想要饋送到IDDR2，但它需要兩個時鐘。所以我的采樣時鐘信號無法直接饋入IDDR2，需要反向采樣時鐘信號，如何反轉(zhuǎn)它使反轉(zhuǎn)信號沒有任何偏斜＆amp;與采樣
2019-06-11 06:11:26
1）設(shè)計任務(wù)：完成倒計時時鐘的設(shè)計。2）指標(biāo)要求（1）能夠分鐘級的倒計時，分鐘和秒顯示。（2）倒計時的起始值可以設(shè)置。（3）具有暫停和清零按鈕，倒計時結(jié)束報警。（4）供電電壓3.3V/5V。獲取該
2021-11-11 08:51:16
嗨......我有2個定制FPGA板。主FPGA具有100MHz的osc，用作參考時鐘。這將進(jìn)入主FPGA芯片上的DCM，用于所有時鐘操作。相同的時鐘被緩沖并從主板驅(qū)動出來并發(fā)送到類似的FPGA板
2019-03-15 07:17:33
嗨，復(fù)位網(wǎng)是否有任何gobal路由資源，因為復(fù)位類似于時鐘，它有很多負(fù)載到每個FF和很多扇出。我們怎樣才能在合理的偏斜范圍內(nèi)重置每個FF。 例如在7系列FPGA中謝謝。
2020-08-27 11:45:19
請哪位大俠幫幫忙：利用89C51設(shè)計一個時鐘控制系統(tǒng)設(shè)計，要求：1、采用LED數(shù)碼管顯示時鐘分、秒的計時和靜態(tài)顯示；2、采用串口工作方式0對4位共陽數(shù)碼管進(jìn)行時鐘分、秒的計時。。。。。偶是新手，請給位幫幫忙，給個方案，偶先在這里謝過了。。。。。
2011-04-07 20:09:10
上升/下降沿也包含大量的奇次諧波，其在更高頻率時會引起 EMI。另外，時鐘通常會在板上傳播一段較長的距離，從而更可能給其他組件帶來干擾。通常，EMI 可通過頻譜分析儀測量，如圖 1 所示。圖中，綠色信號存在一些超出紅色 FCC 屏蔽的頻率分量（300MHz…
2022-11-23 06:43:42
`請幫忙分析一下，干擾源及解決方法，不勝感激！`
2015-11-30 22:46:29
在電磁電路中的電磁兼容性很大范圍是由線路貯藏和互相連接的成分決定的。有從天線返回的相應(yīng)信號列是能放射出電磁能量的，其最主要是由于電流幅值，頻率和電流線圈的幾何面積決定的。通常,有三個主要的電磁干擾
2012-04-18 10:36:30
(FloorPlan)布局規(guī)劃就是放置芯片的宏單元模塊，在總體上確定各種功能電路的擺放位置，如IP模塊，RAM，I/O引腳等等。布局規(guī)劃能直接影響芯片最終的面積。工具為Synopsys的Astro
2020-02-12 16:07:15
時鐘偏斜是什么？偏斜是由哪些因素造成的？如何去使用Astro工具，有哪些流程？
2021-04-12 06:50:56
嗨，大家好！ 我遇到了一個問題，希望能幫助我。當(dāng)我使用chipcope分析我的設(shè)計時，我發(fā)現(xiàn)全局差分時鐘引腳與chipcope端口沒有連接，因為它沒有端口與芯片內(nèi)的差分時鐘引腳相連，但它
2020-06-12 14:22:16
時鐘電路的電磁波干擾
所有會產(chǎn)生電壓頻率信號的電子組件都是潛在的電磁波干擾-Electro-Magnetic Interference, EMI-的來源這些電磁波信號將會影響如收音機(jī)電視或行
2010-03-18 10:35:42
29 防欺騙抗干擾同步時鐘時間服務(wù)器防欺騙抗干擾同步時鐘是針對當(dāng)下北斗/GPS民用信號易受到干擾、攻擊以及欺騙等特點，導(dǎo)致無法正常授時、定位而開發(fā)的衛(wèi)星信號安全隔離產(chǎn)品。適用于電力、運營商、軌道交通、安防
2024-01-02 15:52:20
摘要：本文通過介紹只有雙時鐘的單片機(jī)系統(tǒng)，在多個事件需要分別定時或延時的時候，解決一個時鐘完成多個計時延時的有效方法，通過這種方法可以達(dá)到對多個被控事件統(tǒng)一自
2006-03-11 12:38:48471 
AT89C51組成的時鐘電路原理圖
我們以一個實際的時鐘電路來說明定時器的軟件編程方法，時鐘就是我們最為常見的顯示時、分、秒為單位的計時工具
2010-03-06 10:10:134044 
ASIC,ASIC是什么意思
ASIC（Application Specific Integrated Circuits）即專用集成電路，是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計、制造
2010-03-26 17:10:277379 芯片的偏斜原因有哪些?
一、問題 在電子工業(yè)的許多領(lǐng)域，都將倒裝芯片結(jié)合到新產(chǎn)品中，呈現(xiàn)增長的規(guī)律。因此，
2010-03-27 17:08:571558 時鐘計時器元件清單時鐘計時器元件清單時鐘計時器元件清單時鐘計時器元件清單時鐘計時器元件清單
2015-11-18 17:07:3728 已全部加載完成
電子發(fā)燒友App
工商網(wǎng)監(jiān)
評論