解決時(shí)鐘偏斜的常用方法 - Astro工具解決ASIC設(shè)計(jì)時(shí)鐘偏斜和干擾分析

　　解決時(shí)鐘偏斜的常用方法

　　時(shí)鐘偏斜是不可避免的，關(guān)鍵問(wèn)題是一個(gè)系統(tǒng)能夠容忍多大的時(shí)鐘偏斜。通常，可允許的時(shí)鐘偏斜是由系統(tǒng)要求和工藝參數(shù)（例如時(shí)鐘緩沖器與寄存器的延時(shí)）來(lái)決定的。設(shè)計(jì)思路不同，得到的時(shí)鐘偏斜也不一樣。用標(biāo)準(zhǔn)單元方法設(shè)計(jì)的電路通常要比全定制電路的時(shí)鐘偏斜大一些。一般而言，一個(gè)系統(tǒng)中的流水線級(jí)越多，則由于時(shí)鐘偏斜導(dǎo)致功能錯(cuò)誤的可能性越大。

　　在ASIC設(shè)計(jì)中，解決時(shí)鐘偏斜的方法很多。比如：按與數(shù)據(jù)流相反的方向來(lái)分布時(shí)鐘走線；控制時(shí)鐘的非交迭時(shí)間來(lái)消除時(shí)鐘偏斜；通過(guò)分析時(shí)鐘分布網(wǎng)絡(luò)來(lái)保證時(shí)鐘偏斜在合理的范圍內(nèi)等。

　　上面3種方法中最好的是通過(guò)分析時(shí)鐘網(wǎng)絡(luò)來(lái)保證合理的時(shí)鐘偏斜。設(shè)計(jì)人員可以通過(guò)調(diào)整一些參數(shù)來(lái)控制時(shí)鐘分布網(wǎng)絡(luò)，以達(dá)到較好的效果。可調(diào)整的參數(shù)包括時(shí)鐘網(wǎng)絡(luò)的互連材料、時(shí)鐘分布網(wǎng)絡(luò)的形狀、時(shí)鐘驅(qū)動(dòng)和所用的緩沖配置、時(shí)鐘線上的負(fù)載（扇出）、時(shí)鐘的上升和下降時(shí)間等?？傊?，時(shí)鐘分布網(wǎng)絡(luò)的目的就是使與時(shí)鐘信號(hào)相連的功能子模塊的互連線大致等長(zhǎng)。

　　Astro工具的使用

　　Synopsys公司的Astro是在ASIC設(shè)計(jì)中流行的后端物理實(shí)現(xiàn)工具，是深亞微米芯片設(shè)計(jì)進(jìn)行設(shè)計(jì)優(yōu)化、布局、布線、計(jì)算時(shí)延的設(shè)計(jì)環(huán)境。Astro可以滿足5千萬(wàn)門、GHz時(shí)鐘頻率、采用0.10um及以下工藝SOC設(shè)計(jì)的工程和技術(shù)需求，其基本流程如下：

　　1. 讀入網(wǎng)表，用晶圓廠提供的標(biāo)準(zhǔn)單元庫(kù)、Pad庫(kù)以及宏模塊庫(kù)進(jìn)行映射；

　　2. 預(yù)布局，規(guī)定芯片的大致面積、引腳位置以及宏單元位置等粗略的布局信息；

　　3. 讀入時(shí)序約束文件，設(shè)置好時(shí)序建立的菜單，為后面進(jìn)行時(shí)序驅(qū)動(dòng)的布局布線做準(zhǔn)備；

　　4. 詳細(xì)布局，力求使布線階段能順利滿足布線布通率100%的要求和時(shí)序要求；

　　5. 時(shí)鐘樹(shù)綜合，為了降低時(shí)鐘樹(shù)偏斜而產(chǎn)生由許多驅(qū)動(dòng)單元組成的時(shí)鐘樹(shù)；

　　6. 布線，先對(duì)電源線和時(shí)鐘信號(hào)布線，然后對(duì)信號(hào)線布線，目標(biāo)是最大程度地滿足時(shí)序；

　　7. 為滿足設(shè)計(jì)規(guī)則從而能成功制造出芯片而做的修補(bǔ)工作，如填充一些dummy單元等。

　　上面7個(gè)步驟是Astro設(shè)計(jì)的基本流程，下面針對(duì)設(shè)計(jì)中的時(shí)序偏斜對(duì)第5部分時(shí)鐘樹(shù)綜合進(jìn)行重點(diǎn)分析。

　　時(shí)鐘樹(shù)綜合是時(shí)序優(yōu)化處理中最重要的一步。時(shí)鐘樹(shù)綜合的目的是為了減小時(shí)鐘偏斜和傳輸延遲，通常是將最重要的時(shí)鐘放到最后來(lái)綜合，這是因?yàn)榍懊婢C合的時(shí)鐘可能會(huì)因后面插入的緩沖器而受到影響。這些緩沖器在芯片內(nèi)部應(yīng)均勻分布，力求使時(shí)鐘偏斜和傳輸延遲保持在設(shè)計(jì)范圍之內(nèi)。

　　時(shí)鐘樹(shù)綜合解決時(shí)鐘偏斜的一般方法是：通過(guò)分析時(shí)鐘線路延遲，在時(shí)鐘樹(shù)中插入不同尺寸不同驅(qū)動(dòng)能力的緩沖器以改變時(shí)鐘信號(hào)到達(dá)觸發(fā)器的延時(shí)，使時(shí)鐘信號(hào)能在同一時(shí)間到達(dá)各個(gè)觸發(fā)器，讓時(shí)鐘偏斜近似為零。用這種方法可以使電路盡可能不受時(shí)鐘偏斜的影響，而正確工作。時(shí)鐘樹(shù)綜合對(duì)話框和做完時(shí)鐘樹(shù)優(yōu)化后常見(jiàn)的時(shí)鐘樹(shù)結(jié)構(gòu)模型如圖2所示。

　　在進(jìn)行完時(shí)鐘樹(shù)綜合與優(yōu)化之后，可得到電路的時(shí)鐘樹(shù)偏斜報(bào)告，報(bào)告包括全局偏斜（global skew），局部偏斜（local skew）和有用偏斜（useful skew）。此時(shí)的時(shí)序應(yīng)為正，否則還要進(jìn)行繼續(xù)優(yōu)化。

　　結(jié)語(yǔ)

　　對(duì)于復(fù)雜的同步系統(tǒng)而言，創(chuàng)建時(shí)序拓?fù)洳⑦M(jìn)行時(shí)序分析是保證ASIC設(shè)計(jì)成功的基本因素。解決時(shí)鐘偏斜的方法很多，主要目的是將時(shí)鐘偏斜的影響降到最低。其實(shí)時(shí)鐘偏斜并非總是給電路帶來(lái)負(fù)面影響，我們還可以利用它來(lái)改進(jìn)電路的時(shí)序，使電路工作在最優(yōu)性能。