基于FPGA的存儲(chǔ)測(cè)試系統(tǒng)的設(shè)計(jì)

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　　動(dòng)態(tài)測(cè)試技術(shù)是以捕捉和處理各種動(dòng)態(tài)信息為目的的一門綜合技術(shù)，它在當(dāng)代科學(xué)技術(shù)中地位十分重要，在航天航空、儀器儀表、交通運(yùn)輸、軍事、醫(yī)療等研究中均應(yīng)用廣泛。常用的測(cè)試方法有遙測(cè)與存儲(chǔ)測(cè)試，與無線電遙測(cè)儀相比，存儲(chǔ)測(cè)試儀結(jié)構(gòu)更為簡單、無需發(fā)送天線、體積小、功耗低。存儲(chǔ)測(cè)試技術(shù)是對(duì)被測(cè)對(duì)象沒有影響或影響在允許范圍的條件下，在被測(cè)體內(nèi)放置微型數(shù)據(jù)采集存儲(chǔ)測(cè)試儀，現(xiàn)場(chǎng)實(shí)

　　時(shí)完成信號(hào)的快速采集和存儲(chǔ)，事后回收，由計(jì)算機(jī)處理和再現(xiàn)測(cè)試信息同時(shí)保證測(cè)試儀器完好的一種動(dòng)態(tài)測(cè)試技術(shù)。由于存儲(chǔ)測(cè)試對(duì)測(cè)試結(jié)果影響較小，測(cè)試數(shù)據(jù)準(zhǔn)確可靠，已經(jīng)漸漸成為測(cè)試動(dòng)態(tài)參數(shù)的重要手段。

　　1 系統(tǒng)整體設(shè)計(jì)

　　測(cè)試信號(hào)通過傳感器輸入測(cè)試電路中進(jìn)行處理并存儲(chǔ)，隨后通過接口電路輸入到計(jì)算機(jī)中。測(cè)試參數(shù)限于一定范圍，測(cè)試通道數(shù)為4通道，最大采樣頻率為1 MHz，最大存儲(chǔ)容量為512 kW。本設(shè)計(jì)選用Altera公司推出的CycloneⅡ系列的EP2C5T144I8芯片。該芯片具有4608個(gè)邏輯單元，26塊M4K RAM塊，13個(gè)嵌入式乘法器，2個(gè)鎖相環(huán)，用戶I/O引腳數(shù)目有89，可以滿足設(shè)計(jì)要求，并且有一定余量，方便以后功能的擴(kuò)展。AD轉(zhuǎn)換器選用AD公司推出的AD7492，而存儲(chǔ)器選用NanoAmp公司推出的N08L163WC2A，容量為512 k×16 bit。系統(tǒng)的整體框圖如圖1。

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　　FPGA控制模塊實(shí)現(xiàn)對(duì)整個(gè)系統(tǒng)的邏輯控制，主要包括：AD控制、存儲(chǔ)器的讀寫、時(shí)鐘產(chǎn)生、負(fù)延遲計(jì)數(shù)及觸發(fā)模塊等。其中時(shí)鐘模塊為系統(tǒng)各芯片提供工作時(shí)鐘，并產(chǎn)生適合不同環(huán)境的采樣時(shí)鐘信號(hào)。負(fù)延遲模塊是為確保記錄信號(hào)的完整性，不致于把觸發(fā)信號(hào)以前的數(shù)據(jù)丟失。本設(shè)計(jì)負(fù)延遲為8 kW，負(fù)延遲計(jì)數(shù)器記滿(512-8)kW后停止計(jì)數(shù)，采樣結(jié)束。觸發(fā)模塊主要是對(duì)系統(tǒng)由一個(gè)環(huán)境進(jìn)入另一個(gè)環(huán)境的方式進(jìn)行控制。觸發(fā)方式包括外觸發(fā)、計(jì)數(shù)觸發(fā)、比較觸發(fā)。計(jì)數(shù)觸發(fā)是對(duì)采樣點(diǎn)數(shù)進(jìn)行計(jì)數(shù)，采樣點(diǎn)數(shù)等于預(yù)設(shè)的計(jì)數(shù)點(diǎn)數(shù)時(shí)，就會(huì)產(chǎn)生觸發(fā)信號(hào)。比較觸發(fā)是采樣值與預(yù)設(shè)值作比較，當(dāng)采樣值大于或小于預(yù)設(shè)值時(shí)就會(huì)產(chǎn)生觸發(fā)信號(hào)。

　　2 采樣策略的研究

　　2.1 變頻采樣的狀態(tài)設(shè)計(jì)

　　在一些測(cè)試中，例如彈丸在全彈道運(yùn)動(dòng)過程中的加速度變化、石油開采過程中射孔時(shí)的壓力變化，被測(cè)信號(hào)的頻率變化很大，因此僅由信號(hào)的最高上限截止頻率確定采樣頻率是不合理的，信號(hào)的采樣頻率應(yīng)該是可變的。因此，需要對(duì)被測(cè)信號(hào)進(jìn)行采樣規(guī)律設(shè)計(jì)，即設(shè)計(jì)一定的采樣策略，綜合考慮模糊誤差、測(cè)量時(shí)間、存儲(chǔ)容量等因素，從而達(dá)到最優(yōu)的測(cè)試效果。張文棟教授結(jié)合存儲(chǔ)測(cè)試?yán)碚撆c應(yīng)用對(duì)動(dòng)態(tài)測(cè)試的信號(hào)存儲(chǔ)過程提出了四種采樣策略，包括均勻采樣策略、自動(dòng)分段均勻采樣策略、編程分段自適應(yīng)均勻采樣策略以及自適應(yīng)采樣策略，這四種采樣策略均適合瞬態(tài)速變信號(hào)的存儲(chǔ)記錄。

　　根據(jù)被測(cè)信號(hào)頻率變化很大的特點(diǎn)，設(shè)計(jì)如圖2所示的狀態(tài)圖，實(shí)現(xiàn)對(duì)此類信號(hào)的變頻采樣。測(cè)試系統(tǒng)分環(huán)境對(duì)信號(hào)采樣記錄，每個(gè)環(huán)境的采樣頻率可以在采樣前進(jìn)行設(shè)置，本系統(tǒng)設(shè)計(jì)為三個(gè)環(huán)境，即采樣頻率最多變化三次。

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　　在存儲(chǔ)測(cè)試開始之前，通過軟件編程將采集存儲(chǔ)過程分為幾個(gè)階段，根據(jù)被測(cè)信號(hào)的變化，每一個(gè)階段的采樣頻率、存儲(chǔ)點(diǎn)數(shù)、采樣開始時(shí)間會(huì)作自適應(yīng)的調(diào)整。首先接通電源使電路處于復(fù)位態(tài)，此時(shí)數(shù)字電源VDD為通電、模擬電源VEE為斷電狀態(tài)，系統(tǒng)中只有FPGA控制模塊工作;然后對(duì)電路編程設(shè)定各個(gè)環(huán)境的采樣頻率，給電路上電，電路進(jìn)入等待觸發(fā)態(tài)，此時(shí)VDD、VEE通電，存儲(chǔ)器、AD轉(zhuǎn)換器啟動(dòng)，開始采樣，地址計(jì)數(shù)器開始工作;觸發(fā)信號(hào)TRI1到來后，進(jìn)入f1采樣態(tài)，系統(tǒng)按編程設(shè)定的采樣頻率f1開始采樣，負(fù)延遲計(jì)數(shù)器開始工作;2環(huán)境觸發(fā)后，系統(tǒng)按照設(shè)定的采樣頻率f2進(jìn)行采樣，此時(shí)處于f2采樣態(tài);3環(huán)境觸發(fā)后，系統(tǒng)按采樣頻率f3采樣，處于f3采樣態(tài);當(dāng)負(fù)延遲計(jì)數(shù)器計(jì)滿設(shè)定值時(shí)，地址計(jì)數(shù)器和負(fù)延遲計(jì)數(shù)器均停止工作，VEE斷電，系統(tǒng)進(jìn)入等待讀出態(tài);在讀出數(shù)據(jù)態(tài)，地址同步推進(jìn)，直到讀完所有的數(shù)據(jù)。