基于FPGA的存儲測試系統(tǒng)的設計 - 全文

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　　動態(tài)測試技術是以捕捉和處理各種動態(tài)信息為目的的一門綜合技術，它在當代科學技術中地位十分重要，在航天航空、儀器儀表、交通運輸、軍事、醫(yī)療等研究中均應用廣泛。常用的測試方法有遙測與存儲測試，與無線電遙測儀相比，存儲測試儀結構更為簡單、無需發(fā)送天線、體積小、功耗低。存儲測試技術是對被測對象沒有影響或影響在允許范圍的條件下，在被測體內(nèi)放置微型數(shù)據(jù)采集存儲測試儀，現(xiàn)場實

　　時完成信號的快速采集和存儲，事后回收，由計算機處理和再現(xiàn)測試信息同時保證測試儀器完好的一種動態(tài)測試技術。由于存儲測試對測試結果影響較小，測試數(shù)據(jù)準確可靠，已經(jīng)漸漸成為測試動態(tài)參數(shù)的重要手段。

　　1 系統(tǒng)整體設計

　　測試信號通過傳感器輸入測試電路中進行處理并存儲，隨后通過接口電路輸入到計算機中。測試參數(shù)限于一定范圍，測試通道數(shù)為4通道，最大采樣頻率為1 MHz，最大存儲容量為512 kW。本設計選用Altera公司推出的CycloneⅡ系列的EP2C5T144I8芯片。該芯片具有4608個邏輯單元，26塊M4K RAM塊，13個嵌入式乘法器，2個鎖相環(huán)，用戶I/O引腳數(shù)目有89，可以滿足設計要求，并且有一定余量，方便以后功能的擴展。AD轉換器選用AD公司推出的AD7492，而存儲器選用NanoAmp公司推出的N08L163WC2A，容量為512 k×16 bit。系統(tǒng)的整體框圖如圖1。

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　　FPGA控制模塊實現(xiàn)對整個系統(tǒng)的邏輯控制，主要包括：AD控制、存儲器的讀寫、時鐘產(chǎn)生、負延遲計數(shù)及觸發(fā)模塊等。其中時鐘模塊為系統(tǒng)各芯片提供工作時鐘，并產(chǎn)生適合不同環(huán)境的采樣時鐘信號。負延遲模塊是為確保記錄信號的完整性，不致于把觸發(fā)信號以前的數(shù)據(jù)丟失。本設計負延遲為8 kW，負延遲計數(shù)器記滿(512-8)kW后停止計數(shù)，采樣結束。觸發(fā)模塊主要是對系統(tǒng)由一個環(huán)境進入另一個環(huán)境的方式進行控制。觸發(fā)方式包括外觸發(fā)、計數(shù)觸發(fā)、比較觸發(fā)。計數(shù)觸發(fā)是對采樣點數(shù)進行計數(shù)，采樣點數(shù)等于預設的計數(shù)點數(shù)時，就會產(chǎn)生觸發(fā)信號。比較觸發(fā)是采樣值與預設值作比較，當采樣值大于或小于預設值時就會產(chǎn)生觸發(fā)信號。

　　2 采樣策略的研究

　　2.1 變頻采樣的狀態(tài)設計

　　在一些測試中，例如彈丸在全彈道運動過程中的加速度變化、石油開采過程中射孔時的壓力變化，被測信號的頻率變化很大，因此僅由信號的最高上限截止頻率確定采樣頻率是不合理的，信號的采樣頻率應該是可變的。因此，需要對被測信號進行采樣規(guī)律設計，即設計一定的采樣策略，綜合考慮模糊誤差、測量時間、存儲容量等因素，從而達到最優(yōu)的測試效果。張文棟教授結合存儲測試理論與應用對動態(tài)測試的信號存儲過程提出了四種采樣策略，包括均勻采樣策略、自動分段均勻采樣策略、編程分段自適應均勻采樣策略以及自適應采樣策略，這四種采樣策略均適合瞬態(tài)速變信號的存儲記錄。

　　根據(jù)被測信號頻率變化很大的特點，設計如圖2所示的狀態(tài)圖，實現(xiàn)對此類信號的變頻采樣。測試系統(tǒng)分環(huán)境對信號采樣記錄，每個環(huán)境的采樣頻率可以在采樣前進行設置，本系統(tǒng)設計為三個環(huán)境，即采樣頻率最多變化三次。

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　　在存儲測試開始之前，通過軟件編程將采集存儲過程分為幾個階段，根據(jù)被測信號的變化，每一個階段的采樣頻率、存儲點數(shù)、采樣開始時間會作自適應的調(diào)整。首先接通電源使電路處于復位態(tài)，此時數(shù)字電源VDD為通電、模擬電源VEE為斷電狀態(tài)，系統(tǒng)中只有FPGA控制模塊工作;然后對電路編程設定各個環(huán)境的采樣頻率，給電路上電，電路進入等待觸發(fā)態(tài)，此時VDD、VEE通電，存儲器、AD轉換器啟動，開始采樣，地址計數(shù)器開始工作;觸發(fā)信號TRI1到來后，進入f1采樣態(tài)，系統(tǒng)按編程設定的采樣頻率f1開始采樣，負延遲計數(shù)器開始工作;2環(huán)境觸發(fā)后，系統(tǒng)按照設定的采樣頻率f2進行采樣，此時處于f2采樣態(tài);3環(huán)境觸發(fā)后，系統(tǒng)按采樣頻率f3采樣，處于f3采樣態(tài);當負延遲計數(shù)器計滿設定值時，地址計數(shù)器和負延遲計數(shù)器均停止工作，VEE斷電，系統(tǒng)進入等待讀出態(tài);在讀出數(shù)據(jù)態(tài)，地址同步推進，直到讀完所有的數(shù)據(jù)。

　　2.2 變頻采樣的模塊設計

　　采樣頻率決定了采樣信號的質(zhì)量和數(shù)量，采樣頻率太高，會使采得的信號數(shù)量劇增，占用大量的存儲單元，采樣頻率太低的話，會使模擬信號的某些信息丟失，恢復出的信號會出現(xiàn)失真。為了達到最佳效果，必須根據(jù)信號的特點選擇合適的采樣頻率。圖3為設計的采樣時鐘選擇模塊。

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　　設計可選采樣頻率有八種，如圖3中1 MHz～1 kHz，都是由FPGA的時鐘模塊分頻而來，可根據(jù)實際情況修改。S1、S2為環(huán)境選擇信號;P0～P2、P3～P5、P6～P8三組信號分別是三個環(huán)境的采樣頻率控制字，在測試前根據(jù)環(huán)境采樣頻率的需要來編程設定;模塊mux8為8選1數(shù)據(jù)選擇器，根據(jù)輸入的三個控制字來選擇對應的采樣頻率輸出。系統(tǒng)上電后，環(huán)境選擇信號S1、S2為“00”，模塊mux3將1環(huán)境的采樣頻率控制字P0、P1、P2輸入到模塊mux8中，系統(tǒng)自動以1環(huán)境的采樣頻率進行采樣;2環(huán)境的觸發(fā)信號到來時，S1、S2由“00”跳變?yōu)椤?0”，2環(huán)境的采樣頻率控制字P3～P5送到mux8中，以2環(huán)境的采樣頻率進行采樣;當3環(huán)境的觸發(fā)信號來臨，S1、S2由“10”跳變?yōu)椤?1”，3環(huán)境的采樣頻率控制字P6～P8被選中，系統(tǒng)以3環(huán)境的采樣頻率采樣。

　　3 實驗驗證

　　該實驗對標準信號發(fā)生器輸出的正弦波信號進行采集和存儲，采樣策略選擇為三環(huán)境采樣，1環(huán)境采樣頻率為1 MHz，2環(huán)境為100 kHz，3環(huán)境為50 kHz，外觸發(fā)進入1環(huán)境，計數(shù)觸發(fā)進入2環(huán)境，計數(shù)值128 kW，計數(shù)觸發(fā)進入3環(huán)境，計數(shù)值32 kW。系統(tǒng)采樣完畢后，連接到計算機通過上位機軟件讀取數(shù)據(jù)，實驗波形如圖4。

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　　設置為計數(shù)128 kW進入2環(huán)境，計數(shù)32 kW進入3環(huán)境，而系統(tǒng)負延遲為8 kW，分為4個通道，因此1、2環(huán)境的分界點為(128+8)·1024/4=34816點，2、3環(huán)境的分界點為(128+8+32)*1024/4=43008點，實驗波形與計算值相符。如表1所示：

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　　通過上表可以看出，系統(tǒng)變頻采樣模塊的設計滿足系統(tǒng)的要求，并且系統(tǒng)是完全按照設定的采樣策略進行采樣的。

　　4 結束語

　　介紹了一種用FPGA實現(xiàn)的動態(tài)測試存儲測試系統(tǒng)。通過實驗驗證，表明系統(tǒng)能對信號進行不失真采樣存儲。證實了所設計的采樣策略對多種變化規(guī)律的信號采集具有通用性，實現(xiàn)了對信號的變頻采樣，擴展了系統(tǒng)的應用范圍。