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PLD設(shè)計(jì)速成（3）-采用VHDL設(shè)計(jì)輸入三人表決器(2)
2012年05月18日 16:37 來(lái)源：本站整理 作者：秩名 我要評(píng)論(0)
3.2 新建VHDL文檔
(圖形和verilog-HDL設(shè)計(jì)的過(guò)程見(jiàn)后面的部分)
FILE->NEW
或者點(diǎn)下圖的新建圖標(biāo)：
連后選擇Text Editor File文件，點(diǎn)OK如下圖
本文導(dǎo)航
- 第 1 頁(yè)：PLD設(shè)計(jì)速成（3）-采用VHDL設(shè)計(jì)輸入三人表決器(1)
- 第 2 頁(yè)：新建VHDL文檔
- 第 3 頁(yè)：輸入設(shè)計(jì)文件
- 第 4 頁(yè)：保存文件
標(biāo)簽：VHDL語(yǔ)言(19)三人表決器(8)PLD芯片(8)
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