8位無(wú)符號(hào)數(shù)乘法運(yùn)算HDL設(shè)計(jì)實(shí)例 - 全文

加減乘除是運(yùn)算的基礎(chǔ)，也是我們?cè)谛W(xué)課堂里的重點(diǎn)必修課。乘除運(yùn)算雖然對(duì)于我們今天來(lái)說還是小菜一碟，讓計(jì)算機(jī)做起來(lái)也是九牛一毛不足掛齒，但是要真探究一下計(jì)算機(jī)是如何完乘除運(yùn)算的，可還真有些學(xué)問和技巧，并不是人腦那么9*9一閃而過81出來(lái)了，計(jì)算機(jī)雖然得到結(jié)果的時(shí)間可能比人要快上不知道多少個(gè)數(shù)量級(jí)，但它怎么說還是需要一個(gè)過程的。可能不同的CPU內(nèi)部的運(yùn)算原理和機(jī)制略有差異，我們也無(wú)法完全去把這些運(yùn)算方式搞清楚，這個(gè)例程我們就老老實(shí)實(shí)的用移位累加的方式完成兩個(gè)8位無(wú)符號(hào)數(shù)的乘法運(yùn)算。這里先隨便舉個(gè)例子來(lái)說明我們的運(yùn)算原理，例如8位無(wú)符號(hào)數(shù)189和25相乘。因?yàn)橛?jì)算機(jī)只認(rèn)識(shí)0和1，因此一切運(yùn)算的基礎(chǔ)都是0和1，所以我們的運(yùn)算也必須是基于2進(jìn)制來(lái)進(jìn)行的。因此，我們首先要完成機(jī)制的轉(zhuǎn)換。乘數(shù)189對(duì)應(yīng)的2進(jìn)制數(shù)為10111101，被乘數(shù)25對(duì)應(yīng)的2進(jìn)制數(shù)為00011001。按照我們最常用的10進(jìn)制乘法運(yùn)算的方式，我們可以得到如圖1所示的2進(jìn)制乘法。在這個(gè)運(yùn)算過程中，我們從被乘數(shù)的最低位到最高位依次判斷其取值是1還是0，如果是1則對(duì)乘數(shù)累加，否則不累加（即取0），需要累加的乘數(shù)根據(jù)當(dāng)前被乘數(shù)位需要進(jìn)行相應(yīng)的移位，如被乘數(shù)的bit3為1，則乘數(shù)相應(yīng)左移3次（即放大8倍）作為累加數(shù)。依據(jù)此原理，我們要設(shè)計(jì)的8位無(wú)符號(hào)乘法也是通過對(duì)被乘數(shù)進(jìn)行逐位判斷后累加進(jìn)行左移的乘數(shù)而得到最終的結(jié)果。

圖1 2進(jìn)制乘法在我們的8位無(wú)符號(hào)乘法運(yùn)算中，一些基本的接口信號(hào)及其功能為：8位無(wú)符號(hào)數(shù)ain和bin是需要進(jìn)行運(yùn)算的兩個(gè)乘數(shù)；輸出的結(jié)果用16位無(wú)符號(hào)數(shù)yout表示；enable信號(hào)為運(yùn)算使能信號(hào)；ready信號(hào)為運(yùn)算完成標(biāo)志位。用戶先給ain和bin賦值，然后將enable信號(hào)拉高后即開始運(yùn)算，大約8個(gè)時(shí)鐘周期后運(yùn)算輸出結(jié)果，ready信號(hào)輸出高電平表示運(yùn)算結(jié)果有效，此后如果enable信號(hào)被用戶拉低則ready信號(hào)也隨后拉低，表示完成一次運(yùn)算。接著用戶可以給ain和bin賦新的運(yùn)算值，然后拉高enable信號(hào)繼續(xù)一次新的運(yùn)算。Verilog參考實(shí)例module mux(??????????? clk,rst_n,??????????? enable,ain,bin,yout,ready??????? );input clk;input rst_n;input enable; ????????????????????????????????????????????????????????? （1）input[7:0] ain;??????????????????????????????????????????????????????? （2）input[7:0] bin;???????????????????????????????????????????????????????? （3）output reg[15:0] yout;????????????????????????????????????????????????? （4）output reg ready;?????????????????????????????????????????????????????? （5）reg[4:0] i;??????????????????????????????????????????????????????????? （6）always@(posedge clk)??? if(!rst_n) begin??????? ready <= 1'b0;??????? yout <= 16'h0000;??????? i <= 4'd0;??? end??? else if(enable)begin??????? if(i < 4'd8) i <= i+1'b1;??????? else ;??????? if(i < 4'd7) begin????????????????????????????????????????????? （7）??????????? ready <= 1'b0;??????????? if(ain[i]) yout <= (yout+{1'b0,bin,7'd0})>>1; ????????????? （8）??????????? else yout <= yout>>1; ????????????????????????????????? ??? （9）??????? end??????? else if(i == 4'd7) begin??????????????????????????????????????? （10）??????????? if(ain[i]) yout <= yout+{1'b0,bin,7'd0};??? ??????????????? （11）??????????? else ;????????????????????????????????????????????????????? （12）??????????? ready <= 1'b1;????????????????????????????????????????????? （13）??????? end??????? else ready <= 1'b0;??? end??? else begin??????? i <= 4'd0;??????? yout <= 16'h0000;??? endendmodule

運(yùn)算使能信號(hào)。0表示無(wú)操作；1表示將對(duì)當(dāng)前輸入的ain和bin進(jìn)行乘法運(yùn)算。

8位無(wú)符號(hào)數(shù)，他將和bin進(jìn)行相乘操作。

8位無(wú)符號(hào)數(shù)，他將和ain進(jìn)行相乘操作。

16位的無(wú)符號(hào)數(shù)，用于存儲(chǔ)2個(gè)8位無(wú)符號(hào)數(shù)相乘的運(yùn)算結(jié)果。

乘法運(yùn)算完成標(biāo)志位。當(dāng)前運(yùn)算完成后輸出高電平，此后如果enable信號(hào)拉低則該信號(hào)也拉低無(wú)效。

移位計(jì)數(shù)器，在enable=1時(shí)，每個(gè)時(shí)鐘周期i會(huì)遞增直到i=8停止。i=0~7時(shí)，對(duì)應(yīng)進(jìn)行移位累加計(jì)算。

進(jìn)行7次的移位累加運(yùn)算（不包括最后一次最高位的累加運(yùn)算）。我們這里的累加，并不是完全仿照原理中示意的方式進(jìn)行移位然后累加，而是先將累加的乘數(shù)左移7位，然后每次累加完右移1位，對(duì)應(yīng)7次累加完成后，最低位就回到了運(yùn)算結(jié)果的最低位，而第8次累加即最高位的累加運(yùn)算是不進(jìn)行移位的。

被乘數(shù)的相應(yīng)位為1，則進(jìn)行累加并右移1位。

被乘數(shù)的相應(yīng)位為0，則值移位不累加。

第8次累加運(yùn)算不進(jìn)行移位操作，

被乘數(shù)的相應(yīng)位為1，則進(jìn)行累加但不移位。

被乘數(shù)的相應(yīng)位為0，則值不累加也不移位。

最后一次移位，則拉高ready信號(hào)表示運(yùn)算完成，輸出結(jié)果有效。

仿真驗(yàn)證???????? 這里的驗(yàn)證專門編寫了一個(gè)小任務(wù)，入口參數(shù)是給ain和bin的賦值，然后使能enable信號(hào)，發(fā)起一次運(yùn)算操作，待ready信號(hào)拉高后比對(duì)運(yùn)算結(jié)果yout是否正確，打印結(jié)果，然后撤銷（拉低）enable信號(hào)完成當(dāng)前運(yùn)算。在initial里面，通過256*256次調(diào)用這個(gè)小任務(wù)，完成對(duì)該乘法器的驗(yàn)證。`timescale 1 ns/ 1 psmodule mux_vlg_tst();reg [7:0] ain;reg [7:0] bin;reg clk;reg enable;reg rst_n;? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ??wire ready;wire [31:0]? yout;reg[8:0] i,j;?????????? ??????????mux i1 (??? .ain(ain),??? .bin(bin),??? .clk(clk),??? .enable(enable),??? .ready(ready),??? .rst_n(rst_n),??? .yout(yout));initial begin????? $display("mux example simulation is running.\n");??? rst_n = 0;???????????????????????????????????????? clk = 0;?????? enable = 0;??? ain = 8'hzz;??? bin = 8'hzz;??? #1000;??? @(posedge clk);??????????????????????????????????????????????????????? rst_n = 1;???? for(i=0;i<256;i=i+1) begin????????????????????????????????????????? （1）??????? for(j=0;j<256;j=j+1) begin????????????????????????????????????? （2）??????????? mux_ab(i,j);??????????????????????????????????????????????? （3）??????? end??? end??? $display("mux example simulation is over.All right.\n");??????????? （4）??? $stop;?????????????????????????????????????????????????????????????end ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ??always #10 clk = ~clk; ?task mux_ab;??????????????????????????????????????????????????????????? （5）??? input[7:0] a;??? input[7:0] b;??? begin??????? @(posedge clk); #3;??????? ain = a;?????????????????????????????????????????????????????????????? bin = b;?????????????????????????????????????????????????????????????? enable = 1;???????????????????????????????????????????????????? （6）??????? @(posedge ready);?????????????????????????????????????????????? （7）??????? @(posedge clk); #3;??????? if(a*b == yout) $display("%3d * %3d = %5d, it is right.",a,b,yout);??????????????????????????????????????????????????????????????????????? （8）??????? else begin????????????????????????????????????????????????????? （9）??????????? ?$display("%3d * %3d = %5d, it is wrong.",a,b,yout);??? ??????? $stop;??????? end??????? @(posedge clk); #3;??????? enable = 0;???????????????????????????????????????????????????? （10）??????? ain = 8'hzz;??????? bin = 8'hzz;??? endendtask? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?endmodule

乘數(shù)ain從0到255遞增。

被乘數(shù)bin從0到255遞增，以此完成全便利測(cè)試。

調(diào)用乘法運(yùn)算任務(wù)，輸入?yún)?shù)i和j分別會(huì)賦值給ain和bin用于運(yùn)算。

所有測(cè)試成功完成，則最終打印“mux example simulation is over.All right.”的信息，如果測(cè)試中出現(xiàn)任何一個(gè)錯(cuò)誤，則測(cè)試腳本會(huì)停止運(yùn)行，也就意味著見不到這條語(yǔ)句。

產(chǎn)生一次乘法運(yùn)算任務(wù)的激勵(lì)。輸入?yún)?shù)a和b分別為運(yùn)算的輸出乘數(shù)和被乘數(shù)。

使能信號(hào)拉高，發(fā)起一次乘法運(yùn)算。

等待ready信號(hào)拉高，表示乘法運(yùn)算完成，輸出結(jié)果有效。

測(cè)試模塊輸出的乘法運(yùn)算結(jié)果正確，打印相關(guān)信息。

測(cè)試模塊輸出的乘法運(yùn)算結(jié)果錯(cuò)誤，打印錯(cuò)誤提示并停止測(cè)試腳本的運(yùn)行。

拉低enable信號(hào)完成當(dāng)前運(yùn)算。

如圖2所示，為當(dāng)前測(cè)試結(jié)果，我們看到了最后的“mux example simulation is over.All right.”提示信息，表示測(cè)試通過。