基于System Generator的FPGA開發(fā)總結(jié)

前一陣一直在忙，所以沒有來(lái)得及寫博文。弄完雜七雜八的事情，又繼續(xù)FPGA的研究。使用Verilog HDL語(yǔ)言和原理圖輸入來(lái)完成FPGA設(shè)計(jì)的方法都試驗(yàn)過了，更高級(jí)的還有基于System Generator和基于EDK/Microblaze的方法。為了將以往已經(jīng)開發(fā)的Matlab仿真通過的電機(jī)控制算法快速轉(zhuǎn)換為可供FPGA使用的算法，首先研究了基于System Generator的FPGA開發(fā)，并有選擇性地實(shí)現(xiàn)了幾個(gè)算法，證明了其有效性。在這里先把開發(fā)過程中的一些心得寫出來(lái)，歡迎大家分享、交流。

預(yù)先介紹一下軟硬件環(huán)境：
ISE版本為Xilinx ISE Design Suite 12.1（包含System Generator12.1，但是那個(gè)著名的AccelDSP組件找不到了）；Matlab版本為MATLAB R2010a Win32版（Simulink為7.5版），硬件開發(fā)板有Digilentinc的Spartan3E XC3S500E開發(fā)板和自己制作的Spartan3 XC3S400實(shí)驗(yàn)板。

首先是安裝Matlab，這里要注意的是Matlab的安裝路徑必須與英文開頭，中間可以包含數(shù)字；其次是路徑中不能有空格，否則System Generator將無(wú)法識(shí)別Matlab的路徑。然后安裝ISE 12.1,完成之后點(diǎn)擊“C:\Documents and Settings\All Users\「開始」菜單\程序\Xilinx ISE Design Suite 12.1”里面的“System Generator MATLAB Configurator”，如果Matlab安裝正確，System Generator會(huì)識(shí)別出Maltab，否則需要手動(dòng)選擇Maltab的路徑；這里還有個(gè)版本限制，即ISE/ System Generator12.1只能完全支持Maltab2009a/b，對(duì)Maltab2010a只能beta支持（中間遇到問題就是Resource Estimator用了一次之后就再也不能正常運(yùn)行了，不知道是不是beta的原因）。

然后就可以啟動(dòng)Matlab，新建一個(gè)mdl仿真文件，并打開Simulink Library Browser，切換到Xilinx Blocket，如果是第一次打開Xilinx Blocket，需要有一個(gè)建立Xilinx緩存的過程，時(shí)間比較長(zhǎng)，不要把它當(dāng)成電腦的假死。另外還有兩個(gè)Xilinx的菜單是Xilinx Reference Blockset v12.1和Xilinx Blockset v12.1，這個(gè)以后再詳細(xì)講。

下面進(jìn)入開發(fā)步驟了。首先，每個(gè)工程里面都要有一個(gè)System Generator的工具箱（在Xilinx Blocket—tools里面），在這里可以配置的有
[1]. System Generator生成的工程類型，比如ISE工程、EDK工程等，甚至可以直接生產(chǎn).bit配置文件；

[2]. 器件的型號(hào)，包括封裝、速度等；

[3]. System Generator的輸出路徑（文件夾）；

[4]. 綜合工具（如XST、Synplify等，經(jīng)常找不到Synplify，干脆就XST好了）；

[5]. 編程語(yǔ)言選擇：只有VHDL和Verilog HDL；

[6]. 可以選擇是否生產(chǎn)測(cè)試文件；

[7]. 配置FPGA的時(shí)鐘，并選擇時(shí)鐘管理方式，這里給出了時(shí)鐘管腳的配置，不過應(yīng)該先不填，不然在后面的綜合中會(huì)有很多警告；其次是若選擇了DCM方式，則只能支持Virtex4\5的器件（用Spartan3、3E編譯時(shí)提示的；奇怪是為什么沒有說支持最新的Spartan6、Virtex6器件）；

[8]. 最后是選擇Simulink的仿真周期，以及各個(gè)模塊的顯示方式（比如選擇default顯示各個(gè)模塊的默認(rèn)值，選擇Sampling Frequency則在各模塊的輸入輸出引腳上顯示其時(shí)鐘頻率，如50MHz、10MHz等）。

完成System Generator的配置之后，剩下的仿真環(huán)境的搭建、運(yùn)行步驟和Simulink的普通應(yīng)用是一樣的，只不過必須是從Xilinx的菜單下拖出來(lái)的模塊才能被物理實(shí)現(xiàn)（即可綜合）；對(duì)應(yīng)Simulink庫(kù)中的其他模塊和Xilinx模塊之間的連接，要使用Gateway In和Gateway Out做為接口。

搭建完整個(gè)系統(tǒng)之后，把需要觀察的變量通過Gateway Out接到示波器上，點(diǎn)擊Simulink的運(yùn)行按鈕，就可以觀測(cè)結(jié)果了。System Generator的差錯(cuò)機(jī)制非常嚴(yán)格，即使是數(shù)據(jù)位數(shù)不對(duì)都會(huì)停止仿真并報(bào)錯(cuò)。

仿真無(wú)誤之后，可以運(yùn)行的操作更加豐富，比如調(diào)用Modelsim進(jìn)行仿真（System Generator的輸出文件夾中已自動(dòng)生產(chǎn)了.do文件），調(diào)用Resource Estimator預(yù)估資源（過程比較漫長(zhǎng)，因?yàn)樾枰C合等過程）等。完成之后在System Generator工具箱中點(diǎn)擊generate，就可以在輸出文件夾中生產(chǎn)ISE的工程了(.xise)。

打開生產(chǎn)的ISE工程，接下來(lái)的操作跟平時(shí)沒有什么區(qū)別，只不過這里的代碼全部是自動(dòng)生成的：）。當(dāng)然，還有一點(diǎn)需要特別交待的就是，生成的工程中的約束文件中，只有時(shí)序約束，是沒有管腳約束的（雖然沒有管腳約束，也可以綜合、映射、生成下載文件，有點(diǎn)奇怪）?？梢越o工程添加輸入輸出、信號(hào)，然后在Floorplan里面分配管腳。再經(jīng)過綜合、映射、生成下載文件，燒寫到PROM里面，就可以運(yùn)行了。

最后附上一點(diǎn)在System Generator開發(fā)、調(diào)試過程中的一點(diǎn)小經(jīng)驗(yàn)：
[1]. 一些Xilinx Blocket沒有的邏輯結(jié)構(gòu)，比如說case---switch語(yǔ)句，用模塊搭比較麻煩，這時(shí)可以用Matlab的m文件書寫，并保存為Matlab的函數(shù)，然后使用Xilinx Blocket的Mcode模塊調(diào)用，這樣比搭模塊還要簡(jiǎn)單的多；

[2]. 浮點(diǎn)數(shù)的處理是個(gè)大麻煩，幸運(yùn)的是Xilinx Blocket提供了Xfix語(yǔ)句，可以將浮點(diǎn)轉(zhuǎn)換為需要的寬度、位數(shù)的定點(diǎn)，比如a = xfix({xlUnsigned, 8, 3}, 1.53)，就把浮點(diǎn)數(shù)1.53轉(zhuǎn)換為無(wú)符號(hào)數(shù)，其前8位代表整數(shù)，后3位代表小數(shù)；

[3]. Xilinx Blocket一些模塊是不消耗硬件資源的，比如scale模塊；另一些則是消耗的，比如shift模塊；這些詳細(xì)說明在每個(gè)模塊的幫助里面都有；

[4]. Xilinx Blocket中有的模塊，不一定在所選擇的器件上適用，比如DSP48、DSP48E等，此時(shí)需要結(jié)合具體器件的特點(diǎn)。

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