基于FPGA的三模冗余容錯(cuò)技術(shù)的研究

摘要： 基于SRAM 的FPGA 對于空間粒子輻射非常敏感，很容易產(chǎn)生軟故障，所以對基于FPGA的電子系統(tǒng)采取容錯(cuò)措施以防止此類故障的出現(xiàn)非常重要。通過對敏感電路使用三模冗余( TMR) 方法并利用FPGA 的動態(tài)可重構(gòu)特性，可以有效的增強(qiáng)FPGA 的抗單粒子性能，解決FPGA對因空間粒子輻射而形成的軟故障。

1 引言

隨著現(xiàn)場可編程門陣列( Field Programmable Gate Array，F(xiàn)PGA) 技術(shù)的不斷發(fā)展，F(xiàn)PGA 以其研發(fā)周期短、研發(fā)成本低等優(yōu)勢，極大地提高了電子系統(tǒng)設(shè)計(jì)的靈活性和通用性，被廣泛地應(yīng)用在航天、通信、醫(yī)療、工控等各個(gè)領(lǐng)域。

基于SRAM 的現(xiàn)場可編程門陣列( Field Programmable Gate Array，F(xiàn)PGA) 對于帶電粒子的輻射特別敏感，尤其是近年來高密度集成芯片的出現(xiàn)，電路容量增大、操作電壓降低使得它們在輻射環(huán)境下的可靠性降低。其中軟故障是主要的故障，它是由粒子和PN 結(jié)相互作用引起的一種暫態(tài)故障，軟故障對在基于SRAM 的FPGA 上實(shí)現(xiàn)的電路具有特別嚴(yán)重的影響。

三模冗余( Triple Modular Redundancy，TMR) 技術(shù)是一個(gè)被廣泛使用的針對FPGA 上單粒子翻轉(zhuǎn)( Single － Event Upset，SEU) 的容錯(cuò)技術(shù)，可以大幅度提高FPGA 在SEU 影響下的可靠性。但是由于要實(shí)現(xiàn)額外的模塊與布線，它對硬件資源以及功耗消耗較大，而且工作速度也受到影響，這都限制了傳統(tǒng)TMR 的使用。隨著電子技術(shù)特別是部分可重構(gòu)技術(shù)的發(fā)展，出現(xiàn)了多種改進(jìn)的TMR 技術(shù)，它們都有針對性地解決了傳統(tǒng)TMR 方法所存在的問題，使得TMR 技術(shù)得到發(fā)展。

2 常規(guī)TMR 方法及存在的問題

三重冗余技術(shù)的原理可以簡單的理解為將同一個(gè)電路進(jìn)行三次復(fù)制，然后對這三個(gè)電路的輸出進(jìn)行“多數(shù)投票”仲裁，將其中至少有兩個(gè)相同的輸出結(jié)果作為最終的輸出。TMR 是緩減SEU 非常有效的技術(shù)，但當(dāng)單粒子的能量足以引起三個(gè)單元中的兩個(gè)同時(shí)發(fā)生SEU 時(shí)，這種簡單的TMR 技術(shù)就會失效，但是這種情況發(fā)生的概率很低。所以TMR 是現(xiàn)在比較有效且被大量使用的一種容錯(cuò)方法，被廣泛用于防止由輻射引起的SEU 對系統(tǒng)的影響。

傳統(tǒng)TMR 方法可以有效提高設(shè)計(jì)的可靠性，但是它也存在很多不足之處:
1) 它不能對出錯(cuò)的單元進(jìn)行修復(fù)。當(dāng)三個(gè)單元中的一個(gè)單元出錯(cuò)后，它只是將錯(cuò)誤通過多數(shù)表
決器屏蔽，但是錯(cuò)誤單元模塊仍然存在。而且一般的TMR 也不能對錯(cuò)誤進(jìn)行檢測和定位，以便系統(tǒng)進(jìn)行修復(fù)。如果出現(xiàn)的錯(cuò)誤得不到及時(shí)修復(fù)，那么當(dāng)再次出現(xiàn)錯(cuò)誤時(shí)TMR 將失效。

2) 普通TMR 資源開銷大，資源利用率低。普通TMR 是對整個(gè)設(shè)計(jì)或者較大的模塊進(jìn)行三模冗余，粒度比較大，它的資源開銷相比原始電路增大300%。對整個(gè)電路或者模塊實(shí)現(xiàn)TMR，會造成資源浪費(fèi)。

3) 由于電路的倍增使得功耗增大，而且由于表決器的存在以及其他一些額外的布線使得速度降低。

4) 表決器本身也可能出錯(cuò)，而一般的TMR 的表決器沒有自檢錯(cuò)能力，也不具備抗輻射能力。

5) 當(dāng)采用三模冗余的電路驅(qū)動沒有采用冗余電路時(shí)，需要一個(gè)表決器將三個(gè)信號合為一個(gè)信號。當(dāng)沒有采用冗余的電路驅(qū)動采用三模冗余電路時(shí)需要通過額外的布線將一路信號擴(kuò)展成為三路信號。因?yàn)檫壿嬰娐泛筒季€資源都對SEU 敏感，所以這樣的結(jié)果會降低系統(tǒng)可靠性。

3 改進(jìn)的TMR 方法

1) 動態(tài)可重構(gòu)技術(shù)
由于TMR 本身不具備錯(cuò)誤模塊修復(fù)能力，若僅一個(gè)模塊出現(xiàn)錯(cuò)誤時(shí)，系統(tǒng)功能不受影響，但如果在另一個(gè)模塊出現(xiàn)錯(cuò)誤前不能對已出現(xiàn)的錯(cuò)誤模塊進(jìn)行修復(fù)，那么冗余方法會失效。所以當(dāng)出現(xiàn)一個(gè)錯(cuò)誤的時(shí)候，必須及時(shí)地對出錯(cuò)的模塊進(jìn)行修復(fù)。利用FPGA 局部動態(tài)可重構(gòu)技術(shù)可以及時(shí)的對出錯(cuò)模塊進(jìn)行修復(fù)。動態(tài)可重構(gòu)技術(shù)就是對基于SRAM 編程技術(shù)FPGA 的全部或部分邏輯資源實(shí)現(xiàn)在系統(tǒng)運(yùn)行時(shí)的動態(tài)功能變換。

系統(tǒng)重構(gòu)可分為靜態(tài)系統(tǒng)重構(gòu)和動態(tài)系統(tǒng)重構(gòu)。前者指目標(biāo)系統(tǒng)的邏輯功能靜態(tài)重載，即FPGA芯片功能在外部邏輯的控制下，通過存儲于存儲器中不同的目標(biāo)系統(tǒng)數(shù)據(jù)的重新下載，實(shí)現(xiàn)芯片邏輯功能的改變。對一個(gè)常規(guī)SRAM 編程的FPGA，只能用于實(shí)現(xiàn)靜態(tài)系統(tǒng)重構(gòu)。后者是指對于時(shí)序變化
的數(shù)字邏輯系統(tǒng)，其時(shí)序邏輯的發(fā)生不是通過調(diào)用芯片內(nèi)不同區(qū)域、不同邏輯資源來組合而成，而是通過對具有專門緩存邏輯資源的FPGA，進(jìn)行局部和全局芯片邏輯的動態(tài)重構(gòu)( 或稱修改) 而快速實(shí)現(xiàn)。動態(tài)可重構(gòu)FPGA 內(nèi)部邏輯塊和內(nèi)連線的改變，可以通過讀取不同的SRAM bit 數(shù)據(jù)來直接實(shí)現(xiàn)這樣的邏輯重建，時(shí)間往往在納秒量級，有助于實(shí)現(xiàn)FPGA系統(tǒng)邏輯功能的動態(tài)重構(gòu)。

由于對于空間電子系統(tǒng)來說影響最嚴(yán)重的是SEU 等軟故障，而軟故障可以通過重構(gòu)來解決，所以周期性地對配置存儲器進(jìn)行刷新可以實(shí)現(xiàn)對這類錯(cuò)誤的修復(fù)。

TMR 電路可以設(shè)計(jì)出具有檢錯(cuò)和定位功能的表決器，當(dāng)某個(gè)模塊出錯(cuò)時(shí)，表決器的信號直接觸發(fā)重構(gòu)功能，動態(tài)地只對出錯(cuò)部分的電路進(jìn)行重構(gòu)。這樣可以解決定時(shí)刷新時(shí)產(chǎn)生的時(shí)間和功耗問題，并為防止錯(cuò)誤積累提供了解決途徑。

為了防止表決器出錯(cuò)，表決器可以采用對輻射不敏感的器件來實(shí)現(xiàn)而替代基于SRAM 的材料，這樣提高了表決器的穩(wěn)健性。改進(jìn)的表決器不再使用多數(shù)表決器對三個(gè)冗余模塊的輸出進(jìn)行表決，而是將三個(gè)冗余模塊相應(yīng)的輸出通過三態(tài)緩沖器和少數(shù)表決器后分別由FPGA 的三個(gè)輸出管腳輸出，最后在印刷電路板( PCB) 上“線或”為一個(gè)信號。少數(shù)表決器電路負(fù)責(zé)判斷本冗余模塊的信號是否是少數(shù)值，如果是少數(shù)值，則相對應(yīng)的緩沖器輸出高阻，如果不是，則使相應(yīng)的信號正常輸出。

Readback 是在動態(tài)可重構(gòu)的基礎(chǔ)上發(fā)展起來的，它是指將配置數(shù)據(jù)回讀與最初的配置數(shù)據(jù)進(jìn)行比較，發(fā)現(xiàn)錯(cuò)誤后進(jìn)行重構(gòu)，另外還可以采用糾錯(cuò)碼來保護(hù)配置數(shù)據(jù)。每一個(gè)配置幀的數(shù)據(jù)被12 位的see － dec 漢明碼保護(hù)，而且FPGA 中每個(gè)基本單元的識別碼都不一樣，通過ICAP( InternalConfiguration Access Port) 回讀配置文件后，糾錯(cuò)碼可以給出錯(cuò)位的位置。

動態(tài)可重構(gòu)技術(shù)可以在不中斷電路工作的情況下修復(fù)SEU 在LUT、布線矩陣和CLB 中造成的功能錯(cuò)誤，有效的增強(qiáng)FPGA 電路的抗單粒子能力。

2) 局部敏感電路TMR 技術(shù)
隨著部分動態(tài)重構(gòu)技術(shù)的出現(xiàn)，可以使用局部敏感電路TMR 方法。以較小的粒度為步長，采用合理的布局布線實(shí)現(xiàn)TMR 以達(dá)到要求的資源開銷并得到最大的可靠性。由于資源有限，因此在無法實(shí)現(xiàn)全局TMR 的情況下，對局部敏感電路進(jìn)行TMR 是一個(gè)較好的選擇，可以在使用較少資源的情況下提高系統(tǒng)的可靠性。由于不是對所有的模塊都采用冗余措施，所以在實(shí)現(xiàn)的時(shí)候必須著重于對那些可以相對更高地提高系統(tǒng)可靠性的模塊應(yīng)用TMR 技術(shù)。此時(shí)表決器的數(shù)量和位置也是一個(gè)需要考慮的問題。由于采用三模冗余的模塊前后需要額外的布線，而邏輯電路和布線資源都對SEU 敏感，所以這樣的結(jié)果會降低系統(tǒng)可靠性。

為了選擇需要進(jìn)行三模冗余的模塊并進(jìn)行合理的布局布線，將系統(tǒng)出現(xiàn)的錯(cuò)誤分為持續(xù)性錯(cuò)誤和非持續(xù)性錯(cuò)誤。持續(xù)性錯(cuò)誤是指由SEU 產(chǎn)生的改變了電路內(nèi)部狀態(tài)的錯(cuò)誤; 非持續(xù)性錯(cuò)誤是指可以通過FPGA 重構(gòu)而消除的錯(cuò)誤，而持續(xù)性錯(cuò)誤在重構(gòu)后依然存在。

結(jié)合以上的分析，實(shí)施部分TMR 的優(yōu)先級別如下:
第一級是會產(chǎn)生持續(xù)性錯(cuò)誤的部分。
第二級是會導(dǎo)致能產(chǎn)生連續(xù)性錯(cuò)誤電路部分出錯(cuò)的電路，以降低TMR 和非TMR 之間的轉(zhuǎn)換為準(zhǔn)則。
第三級是會產(chǎn)生持續(xù)性錯(cuò)誤電路的前向部分，同樣以降低TMR 和非TMR 之間的轉(zhuǎn)換為準(zhǔn)則。
第四級是與會產(chǎn)生持續(xù)性錯(cuò)誤電路部分獨(dú)立的部分。

可以通過靜態(tài)分析來對電路進(jìn)行劃分。這里存在的問題是在標(biāo)準(zhǔn)的全局TMR 中，所有的輸入、輸出以及時(shí)鐘都進(jìn)行了三模冗余，而使用部分TMR時(shí)，對I /O 以及時(shí)鐘的冗余有可能不能被實(shí)現(xiàn)。和沒有采用TMR 的邏輯電路一樣，沒有進(jìn)行TMR 的時(shí)鐘和I /O 同樣可以產(chǎn)生不能被檢測的錯(cuò)誤。

由實(shí)驗(yàn)結(jié)果來看，由于此方法主要著重于能產(chǎn)生持續(xù)性錯(cuò)誤的電路部分，所以當(dāng)所使用的冗余資源增多時(shí)，持續(xù)性錯(cuò)誤出現(xiàn)的幾率很快降低，最終幾乎全部被克服掉。所以采用部分TMR 可以在資源和可靠性間達(dá)到平衡，在最小限度影響可靠性的條件下，最大限度地提高資源利用率。

4 結(jié)束語

隨著FPGA 突飛猛進(jìn)的發(fā)展，芯片的集成度越來越高，其工作電壓不斷降低，導(dǎo)致FPGA 在輻射條件下的可靠性下降，特別是以SEU 為代表的軟故障的影響不斷加大，所以在用基于SRAM 的FPGA 實(shí)現(xiàn)系統(tǒng)的時(shí)候，必須采取容錯(cuò)措施。

以傳統(tǒng)TMR 的可靠性優(yōu)勢為基礎(chǔ)，應(yīng)用局部敏感電路TMR 技術(shù)和FPGA 局部動態(tài)可重構(gòu)技術(shù)的空間容錯(cuò)措施可以有效的避免由于空間粒子影響的電路軟故障發(fā)生，基于局部敏感電路的TMR 技術(shù)將會是TMR 技術(shù)的一個(gè)主要發(fā)展方向。