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電子發(fā)燒友網(wǎng)>可編程邏輯>一個(gè)亞穩(wěn)態(tài)設(shè)計(jì)案例分析

一個(gè)亞穩(wěn)態(tài)設(shè)計(jì)案例分析

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減少亞穩(wěn)態(tài)導(dǎo)致錯(cuò)誤,提高系統(tǒng)的MTBF

1.亞穩(wěn)態(tài)與設(shè)計(jì)可靠性設(shè)計(jì)數(shù)字電路時(shí)大家都知道同步是非常重要的,特別當(dāng)要輸入一個(gè)信號(hào)到一個(gè)同步電路中,但是該
2017-12-18 09:53:138585

FPGA系統(tǒng)復(fù)位過(guò)程中的亞穩(wěn)態(tài)原理

在復(fù)位電路中,由于復(fù)位信號(hào)是異步的,因此,有些設(shè)計(jì)采用同步復(fù)位電路進(jìn)行復(fù)位,并且絕大多數(shù)資料對(duì)于同步復(fù)位電路都認(rèn)為不會(huì)發(fā)生亞穩(wěn)態(tài),其實(shí)不然,同步電路也會(huì)發(fā)生亞穩(wěn)態(tài),只是幾率小于異步復(fù)位電路。
2020-06-26 16:37:001232

FPGA中復(fù)位電路的亞穩(wěn)態(tài)技術(shù)詳解

只要系統(tǒng)中有異步元件,亞穩(wěn)態(tài)就是無(wú)法避免的,亞穩(wěn)態(tài)主要發(fā)生在異步信號(hào)檢測(cè)、跨時(shí)鐘域信號(hào)傳輸以及復(fù)位電路等常用設(shè)計(jì)中。
2020-09-30 17:08:433521

全面解析跨時(shí)鐘域信號(hào)處理問(wèn)題

由于亞穩(wěn)態(tài)的輸出在穩(wěn)定下來(lái)之前可能是毛刺、振蕩、固定的某一電壓值,因此亞穩(wěn)態(tài)除了導(dǎo)致邏輯誤判之外,輸出在0~1之間的中間電壓值還會(huì)使下一級(jí)產(chǎn)生亞穩(wěn)態(tài)(導(dǎo)致亞穩(wěn)態(tài)的傳播)。
2022-07-21 14:46:50763

從鎖存器角度看亞穩(wěn)態(tài)發(fā)生的原因及方案簡(jiǎn)單分析

發(fā)生亞穩(wěn)態(tài)的原因是信號(hào)在傳輸?shù)倪^(guò)程中不能滿足觸發(fā)器的建立時(shí)間和保持時(shí)間。
2023-06-20 15:29:58710

FPGA設(shè)計(jì)攔路虎之亞穩(wěn)態(tài)度決定一切

亞穩(wěn)態(tài)這種現(xiàn)象是不可避免的,哪怕是在同步電路中也有概率出現(xiàn),所以作為設(shè)計(jì)人員,我們能做的是減少亞穩(wěn)態(tài)發(fā)生的概率。
2023-08-03 09:04:49246

數(shù)字電路中的亞穩(wěn)態(tài)產(chǎn)生原因

亞穩(wěn)態(tài)是指觸發(fā)器的輸入信號(hào)無(wú)法在規(guī)定時(shí)間內(nèi)達(dá)到一個(gè)確定的狀態(tài),導(dǎo)致輸出振蕩,最終會(huì)在某個(gè)不確定的時(shí)間產(chǎn)生不確定的輸出,可能是0,也可能是1,導(dǎo)致輸出結(jié)果不可靠。
2023-11-22 18:26:091115

亞穩(wěn)態(tài)問(wèn)題解析

亞穩(wěn)態(tài)是數(shù)字電路設(shè)計(jì)中最為基礎(chǔ)和核心的理論。同步系統(tǒng)設(shè)計(jì)中的多項(xiàng)技術(shù),如synthesis,CTS,STA等都是為了避免同步系統(tǒng)產(chǎn)生亞穩(wěn)態(tài)。異步系統(tǒng)中,更容易產(chǎn)生亞穩(wěn)態(tài),因此需要對(duì)異步系統(tǒng)進(jìn)行特殊的設(shè)計(jì)處理。學(xué)習(xí)SoC芯片設(shè)計(jì),歡迎加入啟芯QQ群:275855756
2013-11-01 17:45:15

CDC(四)CDC典型錯(cuò)誤案例 精選資料分享

的邏輯是同步邏輯。在個(gè)模塊中不具有相同相位和時(shí)間關(guān)系的時(shí)鐘被視為不同的時(shí)鐘域,其所驅(qū)動(dòng)的邏輯是異步邏輯。亞穩(wěn)態(tài):如果數(shù)據(jù)傳輸中不滿足觸發(fā)器的建立時(shí)間和保持時(shí)間,或者復(fù)位過(guò)程中復(fù)位信號(hào)的釋放相對(duì)于有效
2021-07-26 07:03:57

FPGA--中復(fù)位電路產(chǎn)生亞穩(wěn)態(tài)的原因

FPGA 設(shè)計(jì)需要重視的個(gè)注意事項(xiàng)。理論分析01 信號(hào)傳輸中的亞穩(wěn)態(tài)在同步系統(tǒng)中,輸入信號(hào)總是系統(tǒng)時(shí)鐘同步,能夠達(dá)到寄存器的時(shí)序要求,所以亞穩(wěn)態(tài)不會(huì)發(fā)生。亞穩(wěn)態(tài)問(wèn)題通常發(fā)生在些跨時(shí)鐘域信號(hào)傳輸以及異步
2020-10-22 11:42:16

FPGA中亞穩(wěn)態(tài)——讓你無(wú)處可逃

導(dǎo)致復(fù)位失敗。怎么降低亞穩(wěn)態(tài)發(fā)生的概率成了FPGA設(shè)計(jì)需要重視的個(gè)注意事項(xiàng)。2. 理論分析2.1信號(hào)傳輸中的亞穩(wěn)態(tài)在同步系統(tǒng)中,輸入信號(hào)總是系統(tǒng)時(shí)鐘同步,能夠達(dá)到寄存器的時(shí)序要求,所以亞穩(wěn)態(tài)不會(huì)
2012-04-25 15:29:59

FPGA中亞穩(wěn)態(tài)——讓你無(wú)處可逃

部件將其作出不同的判斷,有的判斷到“1”有的判斷到“0”,有的也進(jìn)入了亞穩(wěn)態(tài),數(shù)字部件就會(huì)邏輯混亂。在復(fù)位電路中產(chǎn)生亞穩(wěn)態(tài)可能會(huì)導(dǎo)致復(fù)位失敗。怎么降低亞穩(wěn)態(tài)發(fā)生的概率成了FPGA設(shè)計(jì)需要重視的個(gè)
2012-01-11 11:49:18

FPGA異步時(shí)鐘設(shè)計(jì)中的同步策略

摘要:FPGA異步時(shí)鐘設(shè)計(jì)中如何避免亞穩(wěn)態(tài)的產(chǎn)生是個(gè)必須考慮的問(wèn)題。本文介紹了FPGA異步時(shí)鐘設(shè)計(jì)中容易產(chǎn)生的亞穩(wěn)態(tài)現(xiàn)象及其可能造成的危害,同時(shí)根據(jù)實(shí)踐經(jīng)驗(yàn)給出了解決這些問(wèn)題的幾種同步策略。關(guān)鍵詞
2009-04-21 16:52:37

FPGA的亞穩(wěn)態(tài)現(xiàn)象是什么?

說(shuō)起亞穩(wěn)態(tài),首先我們先來(lái)了解下什么叫做亞穩(wěn)態(tài)亞穩(wěn)態(tài)現(xiàn)象:信號(hào)在無(wú)關(guān)信號(hào)或者異步時(shí)鐘域之間傳輸時(shí)導(dǎo)致數(shù)字器件失效的種現(xiàn)象。
2019-09-11 11:52:32

FPGA觸發(fā)器的亞穩(wěn)態(tài)認(rèn)識(shí)

可能會(huì)出現(xiàn)非法狀態(tài)---亞穩(wěn)態(tài)。亞穩(wěn)態(tài)種不穩(wěn)定狀態(tài),在定時(shí)間后, 最終返回到兩個(gè)穩(wěn)定狀態(tài)之亞穩(wěn)態(tài)輸出的信號(hào)是什么樣子的? 對(duì)于系統(tǒng)有什么危害? 如果降低亞穩(wěn)態(tài)帶來(lái)的危害? 這是下面要探討
2012-12-04 13:51:18

FPGA項(xiàng)目開(kāi)發(fā)之同步信號(hào)和亞穩(wěn)態(tài)

FPGA項(xiàng)目開(kāi)發(fā)之同步信號(hào)和亞穩(wěn)態(tài) 讓我們從觸發(fā)器開(kāi)始,所有觸發(fā)器都有個(gè)圍繞活動(dòng)時(shí)鐘沿的建立(setup time)和保持窗口(hold time),在此期間數(shù)據(jù)不得更改。如果該窗口中的數(shù)據(jù)
2023-11-03 10:36:15

IC開(kāi)發(fā)flow及個(gè)階段使用的工具

個(gè)階段使用的工具。3.信號(hào)的跨時(shí)鐘域同步。包括單比特和多比特,對(duì)于單比特自然用兩級(jí)寄存器同步最為方便。對(duì)于多比特,常考察異步FIFO以及握手方法。要理解亞穩(wěn)態(tài)的概念以及避免亞穩(wěn)態(tài)的方法。...
2021-07-22 07:12:22

LabVIEW DAQ穩(wěn)態(tài)判定

通道數(shù)據(jù),該數(shù)組為某一個(gè)時(shí)刻的N個(gè)通道的數(shù)據(jù),而求穩(wěn)態(tài)數(shù)據(jù)需要通道不同時(shí)間內(nèi)的數(shù)據(jù)進(jìn)行分析,這需要取出段時(shí)間內(nèi)的數(shù)據(jù),即在while循環(huán)外處理,處理之后產(chǎn)生個(gè)穩(wěn)態(tài)按鈕,怎么在作用while循環(huán)讓其停止采集呢糾結(jié)啊
2013-01-29 15:14:28

Virtex-5亞穩(wěn)態(tài)保護(hù)是什么

中找到任何最小數(shù)量的寄存器的建議。我需要有關(guān)同步器鏈長(zhǎng)度的任何建議或任何文檔,以便針對(duì)Virtex-5器件提供更好的亞穩(wěn)態(tài)保護(hù)。我還需要Virtex-6的類似信息。很抱歉,如果這不是此主題的正確論壇。提前致謝,阿姆魯
2020-06-12 09:27:03

fpga亞穩(wěn)態(tài)實(shí)例分析

時(shí),引起亞穩(wěn)態(tài)事件,CNT才會(huì)出錯(cuò),當(dāng)然這種故障的概率會(huì)低的多。 圖5.“cnt”觸發(fā)器的后仿真時(shí)序違反演示 解決措施通過(guò)以上的分析,問(wèn)題是由于信號(hào)跨異步時(shí)鐘域而產(chǎn)生了模糊的時(shí)序關(guān)系,布局布線工具無(wú)法也不可能
2012-12-04 13:55:50

xilinx資料:利用IDDR簡(jiǎn)化亞穩(wěn)態(tài)

亞穩(wěn)態(tài)事件,結(jié)合實(shí)例講解,語(yǔ)言通俗易懂,由淺入深,特別舉了多個(gè)實(shí)例以及解決方案,非常具有針對(duì)性,讓人受益匪淺,非常適合對(duì)亞穩(wěn)態(tài)方面掌握不好的中國(guó)工程師和中國(guó)的學(xué)生朋友,是關(guān)于亞穩(wěn)態(tài)方面不可多得的好資料,強(qiáng)烈推薦哦!?。hide] [/hide]`
2012-03-05 14:11:41

【連載視頻教程(九)】小梅哥FPGA設(shè)計(jì)思想與驗(yàn)證方法視頻教程之獨(dú)立按鍵控制LED與亞穩(wěn)態(tài)問(wèn)題引入

通過(guò)獨(dú)立按鍵控制LED燈狀態(tài)變化這樣個(gè)實(shí)驗(yàn),來(lái)驗(yàn)證獨(dú)立按鍵消抖是否成功,另外,由于獨(dú)立按鍵作為個(gè)外部異步輸入信號(hào),因此借此機(jī)會(huì)剛好給大家詳細(xì)介紹了亞穩(wěn)態(tài)的原理和應(yīng)對(duì)策略。希望大家在觀看學(xué)習(xí)時(shí),重點(diǎn)
2015-09-29 14:27:58

不對(duì)稱半橋拓?fù)浣佣啾秹赫麟娐返?b class="flag-6" style="color: red">穩(wěn)態(tài)分析

網(wǎng)上看到不對(duì)稱半橋后面都是加全波整流,我因?yàn)檩敵鲭妷罕容^高,所以設(shè)計(jì)了不對(duì)稱半橋加倍壓整流的結(jié)構(gòu),但是在穩(wěn)態(tài)分析的時(shí)候搞不清楚了,想問(wèn)下后面加全波整流和倍壓整流會(huì)影響整個(gè)拓?fù)浣Y(jié)構(gòu)的穩(wěn)態(tài)分析
2020-04-10 20:46:25

個(gè)觸發(fā)器的目的是什么

2020.3.26_學(xué)習(xí)筆記兩個(gè)D觸發(fā)器? 最近發(fā)現(xiàn)個(gè)問(wèn)題,代碼中會(huì)特地的新建個(gè)D觸發(fā)器用來(lái)鎖存信號(hào),讓很多人都比較疑惑,明明個(gè)D觸發(fā)器就可以檢測(cè)輸入是上升沿和下降沿。?兩個(gè)觸發(fā)器的目的主要
2021-07-30 06:44:48

為什么觸發(fā)器要滿足建立時(shí)間和保持時(shí)間

什么是同步邏輯和異步邏輯?同步電路和異步電路的區(qū)別在哪?為什么觸發(fā)器要滿足建立時(shí)間和保持時(shí)間?什么是亞穩(wěn)態(tài)?為什么兩級(jí)觸發(fā)器可以防止亞穩(wěn)態(tài)傳播?
2021-08-09 06:14:00

什么是壓穩(wěn)態(tài)? 壓穩(wěn)態(tài)是怎樣導(dǎo)致設(shè)計(jì)失敗的?

什么是壓穩(wěn)態(tài)?為什么會(huì)出現(xiàn)壓穩(wěn)態(tài)現(xiàn)象?壓穩(wěn)態(tài)是怎樣導(dǎo)致設(shè)計(jì)失敗的?如何降低出現(xiàn)壓穩(wěn)態(tài)失敗的概率?
2021-04-30 07:21:05

今日說(shuō)“法”:讓FPGA設(shè)計(jì)中的亞穩(wěn)態(tài)“無(wú)處可逃”

重視的個(gè)注意事項(xiàng)。 理論分析 1、信號(hào)傳輸中的亞穩(wěn)態(tài) 在同步系統(tǒng)中,輸入信號(hào)總是系統(tǒng)時(shí)鐘同步,能夠達(dá)到寄存器的時(shí)序要求,所以亞穩(wěn)態(tài)不會(huì)發(fā)生。亞穩(wěn)態(tài)問(wèn)題通常發(fā)生在些跨時(shí)鐘域信號(hào)傳輸以及異步信號(hào)采集上
2023-04-27 17:31:36

全局時(shí)鐘--復(fù)位設(shè)計(jì)

所謂亞穩(wěn)態(tài),是指“trecovery(recovery time)指的是原本有效的異步復(fù)位信號(hào)釋放(對(duì)低電平有效的復(fù)位來(lái)說(shuō)就是上跳沿)與緊跟其后的第一個(gè)時(shí)鐘有效沿之間所必須的最小
2012-01-12 10:45:12

關(guān)于FPGA設(shè)計(jì)的同步信號(hào)和亞穩(wěn)態(tài)分析

數(shù)據(jù)損壞。還需要注意recombination,這是兩個(gè)或多個(gè)靜態(tài)信號(hào)跨越時(shí)鐘域并在邏輯功能中重組的地方。由于亞穩(wěn)態(tài)恢復(fù),同步器中的延遲會(huì)導(dǎo)致下游邏輯受到影響。盡管我們?cè)谠O(shè)計(jì)中盡最大努力減輕 CDC
2022-10-18 14:29:13

利用IDDR簡(jiǎn)化亞穩(wěn)態(tài)方案

亞穩(wěn)態(tài)信號(hào)問(wèn)題。亞穩(wěn)態(tài)信號(hào)的穩(wěn)定時(shí)間通常比個(gè)時(shí)鐘周期要短得多,因此即便延遲半個(gè)時(shí)鐘周期,亞穩(wěn)態(tài)出現(xiàn)的概率也會(huì)按數(shù)量級(jí)減少。為了降低亞穩(wěn)態(tài)問(wèn)題的出現(xiàn)概率,在設(shè)計(jì)中實(shí)現(xiàn)的系列寄存器(連接成移位寄存器
2010-12-29 15:17:55

在FPGA中,同步信號(hào)、異步信號(hào)和亞穩(wěn)態(tài)的理解

寄存器輸出,由于第級(jí)亞穩(wěn)態(tài)已經(jīng)經(jīng)過(guò)clk個(gè)周期的恢復(fù),所以在第二級(jí)寄存器輸出時(shí),亞穩(wěn)態(tài)恢復(fù)至穩(wěn)態(tài)的時(shí)間T2將會(huì)縮短。T2< T1。再多級(jí)的寄存器,也無(wú)法避免亞穩(wěn)態(tài),只是級(jí)數(shù)越多,最后級(jí)輸出亞穩(wěn)態(tài)的幾率將會(huì)越低。在實(shí)際電路中,般采用兩級(jí)或者三級(jí)即可。
2023-02-28 16:38:14

在FPGA復(fù)位電路中產(chǎn)生亞穩(wěn)態(tài)的原因

。怎么降低亞穩(wěn)態(tài)發(fā)生的概率成了 FPGA 設(shè)計(jì)需要重視的個(gè)注意事項(xiàng)。理論分析01 信號(hào)傳輸中的亞穩(wěn)態(tài)在同步系統(tǒng)中,輸入信號(hào)總是系統(tǒng)時(shí)鐘同步,能夠達(dá)到寄存器的時(shí)序要求,所以亞穩(wěn)態(tài)不會(huì)發(fā)生。亞穩(wěn)態(tài)問(wèn)題通常發(fā)生
2020-10-19 10:03:17

如何尋找Virtex6和7Series部件的類似亞穩(wěn)態(tài)參數(shù)測(cè)量

/Metastable-Delay-in-Virtex-FPGAs/ba-p/7996有Virtex4和Virtex5的測(cè)量。我正在尋找Virtex6和7Series部件的類似亞穩(wěn)態(tài)參數(shù)測(cè)量。是否存在應(yīng)用說(shuō)明?我猜猜V6&amp; 7應(yīng)該比
2020-07-18 16:58:50

開(kāi)關(guān)電源變換器穩(wěn)態(tài)原理是什么

(nT),v((n+1)T)=v(nT),這樣的狀態(tài)就稱為穩(wěn)態(tài)。有兩個(gè)非常重要的原理來(lái)描述變換器的穩(wěn)態(tài)工作,那就是電感的伏秒平衡和電容的電荷平衡。這兩個(gè)特性被用來(lái)分析各種開(kāi)關(guān)變換器的穩(wěn)態(tài)工作過(guò)程。1、電感伏秒平衡當(dāng)電路處于穩(wěn)態(tài)時(shí),流過(guò)電感的電流是周期性的。那么電感兩端的電壓可以表示為在個(gè)開(kāi)關(guān)周
2021-12-30 08:04:23

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2021-11-09 07:15:01

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2021-06-04 06:42:13

簡(jiǎn)談FPGA學(xué)習(xí)中亞穩(wěn)態(tài)現(xiàn)象

亞穩(wěn)態(tài)現(xiàn)象發(fā)生的概率(只能降低,不能消除),這在FPGA設(shè)計(jì)(尤其是大工程中)是非常重要的。亞穩(wěn)態(tài)的產(chǎn)生:所有的器件都定義了個(gè)信號(hào)時(shí)序要求,只有滿足了這個(gè)要求,才能夠正常的在輸入端獲取數(shù)據(jù),在輸出端
2018-08-01 09:50:52

萌新求助,求大佬分享電力系統(tǒng)穩(wěn)態(tài)分析教學(xué)心得

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正弦穩(wěn)態(tài)分析

正弦穩(wěn)態(tài)電路分析8.1 正弦量與正弦穩(wěn)態(tài)  8.2 相量變換  8.3電路定律和電路元件的相量形式  8.4 阻抗和導(dǎo)納  8.5正弦穩(wěn)態(tài)電路的分析  8.6正弦穩(wěn)態(tài)
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2009-07-27 11:53:531148

如何測(cè)量亞穩(wěn)態(tài)

圖3.27所示的是一個(gè)觀察D觸發(fā)器亞穩(wěn)態(tài)的電路圖。使用這個(gè)電路至少需要一個(gè)雙通道示波器。
2010-06-08 14:31:271088

亞穩(wěn)態(tài)的錯(cuò)誤率分析

如圖3.30所示,采用ACTEL ACT-1門陣列實(shí)現(xiàn)的電路,當(dāng)輸入電壓變化時(shí),其輸出產(chǎn)生脈沖的概率有多大?簡(jiǎn)單應(yīng)用同
2010-06-08 15:38:01808

采用IDDR的亞穩(wěn)態(tài)問(wèn)題解決方案

  什么是亞穩(wěn)態(tài)   在FPGA等同步邏輯數(shù)字器件中,所有器件的寄存器單元都需要預(yù)定義信號(hào)時(shí)序以使器件正確
2010-11-29 09:18:342973

同步與亞穩(wěn)態(tài)相關(guān)問(wèn)題探討

在本文的第一章對(duì)跨時(shí)鐘域下的同步問(wèn)題和亞穩(wěn)態(tài)問(wèn)題做了概述。 在第二章中對(duì)時(shí)鐘同步需要考慮的基本問(wèn)題做了介紹。 在第三章中仔細(xì)分析了現(xiàn)在常用的幾種同步方法。包括使用G
2011-09-06 15:24:1242

一種消除異步電路亞穩(wěn)態(tài)的邏輯控制方法

本文分析了異步電路中亞穩(wěn)態(tài)產(chǎn)生的原因和危害, 比較了幾種常用的降低亞穩(wěn)態(tài)發(fā)生概率的設(shè)計(jì)方法, 針對(duì)這些方法不能徹底消除亞穩(wěn)態(tài)的不足, 設(shè)計(jì)了一種消除亞穩(wěn)態(tài)的外部邏輯控制器
2011-10-01 01:56:0255

23 16 亞穩(wěn)態(tài)現(xiàn)象原理與解決方案 - 第6節(jié)

fpga電路亞穩(wěn)態(tài)可編程邏輯時(shí)序代碼
充八萬(wàn)發(fā)布于 2023-08-19 00:10:32

23 16 亞穩(wěn)態(tài)現(xiàn)象原理與解決方案 - 第8節(jié)

fpga電路亞穩(wěn)態(tài)可編程邏輯時(shí)序代碼
充八萬(wàn)發(fā)布于 2023-08-19 00:12:12

23 16 亞穩(wěn)態(tài)現(xiàn)象原理與解決方案 - 第10節(jié)

fpga電路亞穩(wěn)態(tài)可編程邏輯時(shí)序代碼
充八萬(wàn)發(fā)布于 2023-08-19 00:13:52

怎么解決亞穩(wěn)態(tài)的出現(xiàn)?

亞穩(wěn)態(tài)
jf_44903265發(fā)布于 2023-10-31 17:40:44

基于FPGA的亞穩(wěn)態(tài)參數(shù)測(cè)量方法

基于FPGA的亞穩(wěn)態(tài)參數(shù)測(cè)量方法_田毅
2017-01-07 21:28:580

雙饋風(fēng)電機(jī)組變流器IGBT結(jié)溫計(jì)算與穩(wěn)態(tài)分析_李輝

雙饋風(fēng)電機(jī)組變流器IGBT結(jié)溫計(jì)算與穩(wěn)態(tài)分析_李輝
2017-01-08 11:51:416

第7章正弦激勵(lì)下電路的穩(wěn)態(tài)分析

正弦激勵(lì),穩(wěn)態(tài)分析
2017-03-01 13:11:430

關(guān)于FPGA設(shè)計(jì)中的亞穩(wěn)態(tài)及其緩解措施的分析和介紹

在進(jìn)行FPGA設(shè)計(jì)時(shí),往往只關(guān)心“0”和“1”兩種狀態(tài)。然而在工程實(shí)踐中,除了“0”、“1”外還有其他狀態(tài),亞穩(wěn)態(tài)就是其中之一。亞穩(wěn)態(tài)是指觸發(fā)器或鎖存器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)[1]。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí),既無(wú)法預(yù)測(cè)該單元的輸出電平,也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。
2019-10-06 09:42:00908

亞穩(wěn)態(tài)的原理、起因、危害、解決辦法及影響和消除仿真詳解

亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí),既無(wú)法預(yù)測(cè)該單元的輸出電平,也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間,觸發(fā)器輸出一些中間級(jí)電平.
2017-12-02 10:40:1242902

亞穩(wěn)態(tài)的定義和在設(shè)計(jì)中的問(wèn)題分析

通常情況下(已知復(fù)位信號(hào)與時(shí)鐘的關(guān)系),最大的缺點(diǎn)在于異步復(fù)位導(dǎo)致設(shè)計(jì)變成了異步時(shí)序電路,如果復(fù)位信號(hào)出現(xiàn)毛刺,將會(huì)導(dǎo)致觸發(fā)器的誤動(dòng)作,影響設(shè)計(jì)的穩(wěn)定性。同時(shí),如果復(fù)位信號(hào)與時(shí)鐘關(guān)系不確定,將會(huì)導(dǎo)致 亞穩(wěn)態(tài) 情況的出現(xiàn)。
2018-03-15 16:12:003330

簡(jiǎn)談FPGA學(xué)習(xí)中亞穩(wěn)態(tài)現(xiàn)象

大家好,又到了每日學(xué)習(xí)的時(shí)間了,今天我們來(lái)聊一聊FPGA學(xué)習(xí)中,亞穩(wěn)態(tài)現(xiàn)象。 說(shuō)起亞穩(wěn)態(tài),首先我們先來(lái)了解一下什么叫做亞穩(wěn)態(tài)。亞穩(wěn)態(tài)現(xiàn)象:信號(hào)在無(wú)關(guān)信號(hào)或者異步時(shí)鐘域之間傳輸時(shí)導(dǎo)致數(shù)字器件失效的一種
2018-06-22 14:49:493222

FPGA系統(tǒng)中三種方式減少亞穩(wěn)態(tài)的產(chǎn)生

在FPGA系統(tǒng)中,如果數(shù)據(jù)傳輸中不滿足觸發(fā)器的Tsu和Th不滿足,或者復(fù)位過(guò)程中復(fù)位信號(hào)的釋放相對(duì)于有效時(shí)鐘沿的恢復(fù)時(shí)間(recovery time)不滿足,就可能產(chǎn)生亞穩(wěn)態(tài),此時(shí)觸發(fā)器輸出端Q在有
2018-06-27 10:11:009241

阻抗和導(dǎo)納及正弦穩(wěn)態(tài)電路的分析和功率的概述

本文檔的主要內(nèi)容詳細(xì)介紹的是正弦穩(wěn)態(tài)電路的分析,重點(diǎn)內(nèi)容有1.阻抗和導(dǎo)納 2. 正弦穩(wěn)態(tài)電路的分析;3. 正弦穩(wěn)態(tài)電路的功率分析;4.復(fù)功率 5最大功率傳輸
2018-07-25 08:00:007

如何解決觸發(fā)器亞穩(wěn)態(tài)問(wèn)題?

亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。
2018-09-22 08:25:008718

控制系統(tǒng)的穩(wěn)態(tài)特性穩(wěn)態(tài)誤差分析詳細(xì)課件免費(fèi)下載

本文檔的主要內(nèi)容詳細(xì)介紹的是控制系統(tǒng)的穩(wěn)態(tài)特性穩(wěn)態(tài)誤差分析詳細(xì)課件免費(fèi)下載。
2018-11-22 08:00:007

什么是穩(wěn)態(tài)?淺談PCBA設(shè)計(jì)中穩(wěn)態(tài)分析的目的

如此強(qiáng)調(diào)電子領(lǐng)域的熱條件,邏輯上必須保證特定類型的熱分析。一種這樣的分析形式稱為穩(wěn)態(tài)分析,這是我們將要重點(diǎn)關(guān)注的。
2021-02-17 10:31:002960

什么是穩(wěn)態(tài)?淺談穩(wěn)態(tài)分析的目的

這樣的分析形式稱為穩(wěn)態(tài)分析,這是我們將要重點(diǎn)關(guān)注的。 什么是穩(wěn)態(tài)? 在物理學(xué)領(lǐng)域中,穩(wěn)態(tài)是不隨時(shí)間變化的穩(wěn)定狀態(tài),或者是一個(gè)方向的變化被另一方向的變化連續(xù)平衡的穩(wěn)定狀態(tài)。在化學(xué)中,穩(wěn)態(tài)是指盡管進(jìn)行中的過(guò)程試圖更改它們
2021-01-14 14:56:287988

Si-II會(huì)直接轉(zhuǎn)化為體心立方結(jié)構(gòu)或菱形結(jié)構(gòu)的亞穩(wěn)態(tài)晶體硅

硅作為電腦、手機(jī)等電子產(chǎn)品的核心材料,是現(xiàn)代信息產(chǎn)業(yè)的基石。另外硅的多種亞穩(wěn)態(tài)也是潛在的重要微電子材料,其每種亞穩(wěn)態(tài)因其結(jié)構(gòu)的不同而具有獨(dú)特的電學(xué)、光學(xué)等性質(zhì),在不同領(lǐng)域都具有重要的應(yīng)用前景。亞穩(wěn)態(tài)
2020-10-17 10:25:263005

如何解決芯片在正常工作狀態(tài)下經(jīng)常出現(xiàn)的亞穩(wěn)態(tài)問(wèn)題?

本文是一篇詳細(xì)介紹ISSCC2020會(huì)議上一篇有關(guān)亞穩(wěn)態(tài)解決方案的文章,該技術(shù)也使得FPGA在較高頻率下的時(shí)序收斂成為了可能。亞穩(wěn)態(tài)問(wèn)題是芯片設(shè)計(jì)和FPGA設(shè)計(jì)中常見(jiàn)的問(wèn)題,隨著FPGA的發(fā)展,時(shí)序
2020-10-22 18:00:223679

FPGA中復(fù)位電路產(chǎn)生亞穩(wěn)態(tài)概述與理論分析

亞穩(wěn)態(tài)概述 01亞穩(wěn)態(tài)發(fā)生原因 在 FPGA 系統(tǒng)中,如果數(shù)據(jù)傳輸中不滿足觸發(fā)器的 Tsu 和 Th 不滿足,或者復(fù)位過(guò)程中復(fù)位信號(hào)的釋放相對(duì)于有效時(shí)鐘沿的恢復(fù)時(shí)間(recovery time
2020-10-25 09:50:532197

正弦穩(wěn)態(tài)電路的分析學(xué)習(xí)課件免費(fèi)下載

本文檔的主要內(nèi)容詳細(xì)介紹的是正弦穩(wěn)態(tài)電路的分析學(xué)習(xí)課件免費(fèi)下載包括了:1.阻抗和導(dǎo)納,2電路的相量圖,3正弦穩(wěn)態(tài)電路的分析,4正弦穩(wěn)態(tài)電路的功率,5復(fù)功率,6最大功率傳輸
2020-11-03 17:30:4717

亞穩(wěn)態(tài)與設(shè)計(jì)可靠性

在同步系統(tǒng)中,如果觸發(fā)器的setup time / hold time不滿足,就可能產(chǎn)生亞穩(wěn)態(tài),此時(shí)觸發(fā)器輸出端Q在有效時(shí)鐘沿之后比較長(zhǎng)的一段時(shí)間處于不確定的狀態(tài),在這段時(shí)間里Q端毛刺、振蕩、固定的某一電壓值,而不是等于數(shù)據(jù)輸入端D的值。
2021-03-09 10:49:231321

亞穩(wěn)態(tài)的原理、起因、危害、解決辦法資料下載

電子發(fā)燒友網(wǎng)為你提供亞穩(wěn)態(tài)的原理、起因、危害、解決辦法資料下載的電子資料下載,更有其他相關(guān)的電路圖、源代碼、課件教程、中文資料、英文資料、參考設(shè)計(jì)、用戶指南、解決方案等資料,希望可以幫助到廣大的電子工程師們。
2021-03-30 08:45:279

什么是亞穩(wěn)態(tài)資料下載

電子發(fā)燒友網(wǎng)為你提供什么是亞穩(wěn)態(tài)資料下載的電子資料下載,更有其他相關(guān)的電路圖、源代碼、課件教程、中文資料、英文資料、參考設(shè)計(jì)、用戶指南、解決方案等資料,希望可以幫助到廣大的電子工程師們。
2021-04-16 08:43:0724

時(shí)序問(wèn)題常見(jiàn)的跨時(shí)鐘域亞穩(wěn)態(tài)問(wèn)題

今天寫一下時(shí)序問(wèn)題常見(jiàn)的跨時(shí)鐘域的亞穩(wěn)態(tài)問(wèn)題。 先說(shuō)明一下亞穩(wěn)態(tài)問(wèn)題: D觸發(fā)器有個(gè)明顯的特征就是建立時(shí)間(setup time)和保持時(shí)間(hold time) 如果輸入信號(hào)在建立時(shí)間和保持時(shí)間
2021-06-18 15:28:222683

正弦交流電路的穩(wěn)態(tài)分析

  正弦電路的穩(wěn)態(tài)分析:用相量法分析動(dòng)態(tài)電路在正弦激勵(lì)下的穩(wěn)態(tài)響應(yīng)。
2021-06-19 16:12:101

簡(jiǎn)述FPGA中亞穩(wěn)態(tài)的產(chǎn)生機(jī)理及其消除方法

亞穩(wěn)態(tài)的概念 亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)引時(shí),既無(wú)法預(yù)測(cè)該單元的輸出電平,也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間,觸發(fā)器
2021-07-23 11:03:113928

數(shù)字電路設(shè)計(jì)中跨時(shí)鐘域處理的亞穩(wěn)態(tài)

什么問(wèn)題。 亞穩(wěn)態(tài) 我們都知道數(shù)字電路中有兩個(gè)最重要的概念,建立時(shí)間和保持時(shí)間。通過(guò)滿足建立時(shí)間和保持時(shí)間,我們可以確保信號(hào)被正確的采樣,即1采到便是1,0采到便是0。但是如果不滿足建立時(shí)間和保持時(shí)間,采到的信號(hào)會(huì)進(jìn)入一個(gè)不穩(wěn)定的狀態(tài),無(wú)法確定是1還是0,我們稱之
2021-08-25 11:46:252088

電路分析基礎(chǔ)第五章正弦電路的穩(wěn)態(tài)分析課件下載

電路分析基礎(chǔ)第五章正弦電路的穩(wěn)態(tài)分析課件下載
2022-02-11 09:09:420

如何理解FPGA設(shè)計(jì)中的打拍(寄存)和亞穩(wěn)態(tài)

可能很多FPGA初學(xué)者在剛開(kāi)始學(xué)習(xí)FPGA設(shè)計(jì)的時(shí)候(當(dāng)然也包括我自己),經(jīng)常聽(tīng)到類似于”這個(gè)信號(hào)需要打一拍、打兩拍(寄存),以防止亞穩(wěn)態(tài)問(wèn)題的產(chǎn)生“這種話,但是對(duì)這個(gè)打拍和亞穩(wěn)態(tài)問(wèn)題還是一知半解,接下來(lái)結(jié)合一些資料談下自己的理解。
2022-02-26 18:43:046004

數(shù)字電路中何時(shí)會(huì)發(fā)生亞穩(wěn)態(tài)

亞穩(wěn)態(tài)問(wèn)題是數(shù)字電路中很重要的問(wèn)題,因?yàn)楝F(xiàn)實(shí)世界是一個(gè)異步的世界,所以亞穩(wěn)態(tài)是無(wú)法避免的,并且亞穩(wěn)態(tài)應(yīng)該也是面試常考的考點(diǎn)。
2022-09-07 14:28:37367

亞穩(wěn)態(tài)產(chǎn)生原因、危害及消除方法

亞穩(wěn)態(tài)問(wèn)題是數(shù)字電路中很重要的問(wèn)題,因?yàn)楝F(xiàn)實(shí)世界是一個(gè)異步的世界,所以亞穩(wěn)態(tài)是無(wú)法避免的,并且亞穩(wěn)態(tài)應(yīng)該也是面試常考的考點(diǎn)。
2022-09-07 14:28:007116

亞穩(wěn)態(tài)與設(shè)計(jì)可靠性的關(guān)系

亞穩(wěn)態(tài)是我們?cè)谠O(shè)計(jì)經(jīng)常遇到的問(wèn)題。這個(gè)錯(cuò)誤我在很多設(shè)計(jì)中都看到過(guò)。有人可能覺(jué)得不以為然,其實(shí)你現(xiàn)在沒(méi)有遇到問(wèn)題只能說(shuō)明。
2022-10-10 09:30:10596

跨時(shí)鐘域的亞穩(wěn)態(tài)的應(yīng)對(duì)措施

即使 “打兩拍”能阻止“亞穩(wěn)態(tài)的傳遞”,但亞穩(wěn)態(tài)導(dǎo)致后續(xù)FF sample到的值依然不一定是符合預(yù)期的值,那 “錯(cuò)誤的值” 難道不依然會(huì)向后傳遞,從而造成錯(cuò)誤的后果嗎?
2022-10-19 14:14:38602

跨時(shí)鐘域的亞穩(wěn)態(tài)的應(yīng)對(duì)措施三種解決方案

元器件在現(xiàn)實(shí)運(yùn)行時(shí),觸發(fā)器輸出的邏輯0/1需要時(shí)間跳變,而不是瞬發(fā)的。因此,若未滿足此cell的建立時(shí)間、保持時(shí)間,其輸出值則為中間態(tài),那在logic上可能算成0也可能算成1很難講(波形顯示上可能是毛刺、振蕩、固定值等),這就是亞穩(wěn)態(tài)。
2022-10-19 14:13:471474

跨時(shí)鐘域處理的亞穩(wěn)態(tài)與同步器

一個(gè)不穩(wěn)定的狀態(tài),無(wú)法確定是1還是0,我們稱之為亞穩(wěn)態(tài)。這個(gè)亞穩(wěn)態(tài)的信號(hào)會(huì)在一段時(shí)間內(nèi)處于震蕩狀態(tài),直到穩(wěn)定,而穩(wěn)定后的狀態(tài)值與被采樣值無(wú)關(guān),可能是0也可能是1。
2022-12-12 14:27:52653

線性電路正弦穩(wěn)態(tài)分析方法之相量法

相量法是線性電路正弦穩(wěn)態(tài)分析的一種簡(jiǎn)易方法。
2023-03-09 11:35:593876

簡(jiǎn)述兩級(jí)同步的副作用

看的東西多了,發(fā)現(xiàn)有些并未領(lǐng)會(huì)到位。單bit信號(hào)的跨時(shí)鐘域傳輸,可以使用兩級(jí)同步,但后果呢? 重復(fù)一下亞穩(wěn)態(tài),違反觸發(fā)器的時(shí)序特性,可能導(dǎo)致觸發(fā)器的輸出進(jìn)入亞穩(wěn)態(tài),亞穩(wěn)態(tài)不在0和1的電壓范圍內(nèi)。數(shù)字電路的功能體現(xiàn)在0和1上,亞穩(wěn)態(tài)可能導(dǎo)致功能錯(cuò)誤
2023-05-11 16:24:07380

FPGA設(shè)計(jì)的D觸發(fā)器與亞穩(wěn)態(tài)

本系列整理數(shù)字系統(tǒng)設(shè)計(jì)的相關(guān)知識(shí)體系架構(gòu),為了方便后續(xù)自己查閱與求職準(zhǔn)備。對(duì)于FPGA和ASIC設(shè)計(jì)中,D觸發(fā)器是最常用的器件,也可以說(shuō)是時(shí)序邏輯的核心,本文根據(jù)個(gè)人的思考?xì)v程結(jié)合相關(guān)書籍內(nèi)容和網(wǎng)上文章,聊一聊D觸發(fā)器與亞穩(wěn)態(tài)的那些事。
2023-05-12 16:37:311346

什么是亞穩(wěn)態(tài)?如何克服亞穩(wěn)態(tài)

亞穩(wěn)態(tài)在電路設(shè)計(jì)中是常見(jiàn)的屬性現(xiàn)象,是指系統(tǒng)處于一種不穩(wěn)定的狀態(tài),雖然不是平衡狀態(tài),但可在短時(shí)間內(nèi)保持相對(duì)穩(wěn)定的狀態(tài)。對(duì)工程師來(lái)說(shuō),亞穩(wěn)態(tài)的存在可以帶來(lái)獨(dú)特的性質(zhì)和應(yīng)用,如非晶態(tài)材料、晶體缺陷
2023-05-18 11:03:222583

FPGA入門之復(fù)位電路設(shè)計(jì)

前面在時(shí)序分析中提到過(guò)亞穩(wěn)態(tài)的概念,每天學(xué)習(xí)一點(diǎn)FPGA知識(shí)點(diǎn)(9)之時(shí)序分析并且在電路設(shè)計(jì)中如果不滿足Tsu(建立時(shí)間)和Th(保持時(shí)間),很容易就出現(xiàn)亞穩(wěn)態(tài);在跨時(shí)鐘域傳輸?shù)囊幌盗写胧┮彩菫榱私档?b class="flag-6" style="color: red">亞穩(wěn)態(tài)發(fā)生的概率。
2023-05-25 15:55:43885

FPGA系統(tǒng)中三種方式減少亞穩(wěn)態(tài)的產(chǎn)生

點(diǎn)擊上方 藍(lán)字 關(guān)注我們 1.1 亞穩(wěn)態(tài)發(fā)生原因 在 FPGA 系統(tǒng)中,如果數(shù)據(jù)傳輸中不滿足 觸發(fā)器 的Tsu和Th不滿足,或者復(fù)位過(guò)程中復(fù)位信號(hào)的釋放相對(duì)于有效時(shí)鐘沿的恢復(fù)時(shí)間(recovery
2023-06-03 07:05:011007

亞穩(wěn)態(tài)分析與處理

本文主要介紹了亞穩(wěn)態(tài)分析與處理。
2023-06-21 14:38:432073

D觸發(fā)器與亞穩(wěn)態(tài)的那些事

本系列整理數(shù)字系統(tǒng)設(shè)計(jì)的相關(guān)知識(shí)體系架構(gòu),為了方便后續(xù)自己查閱與求職準(zhǔn)備。對(duì)于FPGA和ASIC設(shè)計(jì)中,D觸發(fā)器是最常用的器件,也可以說(shuō)是時(shí)序邏輯的核心,本文根據(jù)個(gè)人的思考?xì)v程結(jié)合相關(guān)書籍內(nèi)容和網(wǎng)上文章,聊一聊D觸發(fā)器與亞穩(wěn)態(tài)的那些事。
2023-07-25 10:45:39556

亞穩(wěn)態(tài)理論知識(shí) 如何減少亞穩(wěn)態(tài)

亞穩(wěn)態(tài)(Metastability)是由于輸入信號(hào)違反了觸發(fā)器的建立時(shí)間(Setup time)或保持時(shí)間(Hold time)而產(chǎn)生的。建立時(shí)間是指在時(shí)鐘上升沿到來(lái)前的一段時(shí)間,數(shù)據(jù)信號(hào)就要
2023-09-19 09:27:49360

FPGA設(shè)計(jì)中的亞穩(wěn)態(tài)解析

說(shuō)起亞穩(wěn)態(tài),首先我們先來(lái)了解一下什么叫做亞穩(wěn)態(tài)。亞穩(wěn)態(tài)現(xiàn)象:信號(hào)在無(wú)關(guān)信號(hào)或者異步時(shí)鐘域之間傳輸時(shí)導(dǎo)致數(shù)字器件失效的一種現(xiàn)象。
2023-09-19 15:18:051050

復(fù)位信號(hào)存在亞穩(wěn)態(tài),有危險(xiǎn)嗎?

復(fù)位信號(hào)存在亞穩(wěn)態(tài),有危險(xiǎn)嗎? 復(fù)位信號(hào)在電子設(shè)備中起著重要的作用,它用于使設(shè)備回到初始狀態(tài),以確保設(shè)備的正常運(yùn)行。然而,我們有時(shí)會(huì)發(fā)現(xiàn)復(fù)位信號(hào)存在亞穩(wěn)態(tài),這意味著信號(hào)在一定時(shí)間內(nèi)未能完全復(fù)位
2024-01-16 16:25:56113

兩級(jí)觸發(fā)器同步,就能消除亞穩(wěn)態(tài)嗎?

兩級(jí)觸發(fā)器同步,就能消除亞穩(wěn)態(tài)嗎? 兩級(jí)觸發(fā)器同步可以幫助消除亞穩(wěn)態(tài)。本文將詳細(xì)解釋兩級(jí)觸發(fā)器同步原理、亞穩(wěn)態(tài)的定義和產(chǎn)生原因、以及兩級(jí)觸發(fā)器同步如何消除亞穩(wěn)態(tài)的機(jī)制。 1. 兩級(jí)觸發(fā)器同步
2024-01-16 16:29:38252

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