對FPGA進行測試和調(diào)試有哪些辦法？

FPGA的設(shè)計速度、尺寸和復(fù)雜度明顯增加，使得整個設(shè)計流程中的驗證和調(diào)試成為當(dāng)前FPGA系統(tǒng)的關(guān)鍵部分。獲得FPGA內(nèi)部信號有限、FPGA封裝和印刷電路板電氣噪聲，這一切使得設(shè)計調(diào)試和檢驗變成設(shè)計周期中最困難的流程。此外，幾乎當(dāng)前所有的像CPU、DSP、ASIC等高速芯片的總線，除了提供高速并行總線接口外，正迅速向高速串行接口的方向發(fā)展。FPGA也不例外，每一條物理鏈路的速度從600Mbps到高達10Gbps，高速IO的測試和驗證更成為傳統(tǒng)專注于FPGA內(nèi)部邏輯設(shè)計的設(shè)計人員面臨的巨大挑戰(zhàn)。這些挑戰(zhàn)使設(shè)計人員會把絕大部分設(shè)計周期時間放在調(diào)試和檢驗設(shè)計上。

設(shè)計階段即應(yīng)考慮測試問題

在FPGA系統(tǒng)設(shè)計完成前，有兩個不同的階段：設(shè)計階段、調(diào)試和檢驗階段。設(shè)計階段的主要任務(wù)是輸入、仿真和實現(xiàn);調(diào)試和檢驗階段的主要任務(wù)是檢驗設(shè)計，校正發(fā)現(xiàn)的任何錯誤。

在設(shè)計階段不僅要設(shè)計，而且要使用仿真工具開始調(diào)試。實踐證明，正確使用仿真技術(shù)為找到和校正設(shè)計錯誤提供了一條有效的途徑。但是，不應(yīng)依賴仿真作為調(diào)試FPGA設(shè)計的唯一工具，有許多問題僅僅通過仿真是無能為力的。

此外，還需要提前考慮調(diào)試和檢驗階段，規(guī)劃怎樣在線快速調(diào)試FPGA，這可以定義整體調(diào)試方法，幫助識別要求的任何測試測量工具，確定選擇的調(diào)試方法對電路板設(shè)計帶來的影響。針對可能選用的FPGA存在的高速總線，除了考慮邏輯時序的測試和驗證外，應(yīng)該充分考慮后面可能面臨的信號完整性測試和分析難題。

在調(diào)試階段，必需找到仿真沒有找到的棘手問題。怎樣以省時省力的方式完成這一工作是一個挑戰(zhàn)。

嵌入式邏輯分析儀只能進行狀態(tài)分析

在設(shè)計階段需要作出的關(guān)鍵選擇是使用哪種FPGA調(diào)試方法。在理想情況下，希望有一種方法可以移植到所有FPGA設(shè)計中，能夠洞察FPGA內(nèi)部運行和系統(tǒng)運行過程，為確定和分析棘手的問題提供相應(yīng)的處理能力。基本在線FPGA調(diào)試方法有兩種：使用嵌入式邏輯分析儀以及使用外部邏輯分析儀。選擇使用哪種方法取決于項目的調(diào)試需求。

主要FPGA廠商針對器件的在線調(diào)試都提供了嵌入式邏輯分析儀內(nèi)核。這些知識產(chǎn)權(quán)模塊插入FPGA設(shè)計中，同時提供觸發(fā)功能和存儲功能。它們使用FPGA邏輯資源實現(xiàn)觸發(fā)電路，使用FPGA存儲模塊實現(xiàn)存儲功能。它們使用JTAG配置內(nèi)核操作，并用來把捕獲的數(shù)據(jù)傳送到PC上進行查看。由于嵌入式邏輯分析儀使用內(nèi)部FPGA資源，因此其通常用于大型FPGA，這些大型FPGA可以更好地消化插入內(nèi)核帶來的開銷。一般來說，用戶希望內(nèi)核占用的FPGA邏輯資源不超過可用資源的5%。與任何調(diào)試方法一樣，還要知道這種方法存在的部分矛盾。

在針腳與內(nèi)部資源上，嵌入邏輯分析儀內(nèi)核不使用額外的測試針腳，因為它通過現(xiàn)有的JTAG針腳訪問內(nèi)核。這意昧著即使設(shè)計受到FPGA針腳限制，您也可以使用這種方法。矛盾在于，它使用的內(nèi)部FPGA邏輯資源和存儲模塊可以用來實現(xiàn)設(shè)計。此外，由于使用片內(nèi)內(nèi)存存儲捕獲的數(shù)據(jù)，因此內(nèi)存深度一般相對較淺。

嵌入式邏輯分析儀核心的探測非常簡單。它使用現(xiàn)有的JTAG針腳，因此不必擔(dān)心怎樣把外部邏輯分析儀連接到系統(tǒng)上。矛盾在于，盡管嵌入式邏輯分析儀可以查看FPGA操作，但沒有一種方式把這些信息與電路板級或系統(tǒng)級信息時間關(guān)聯(lián)起來。而把FPGA內(nèi)部的信號與FPGA外部的信號關(guān)聯(lián)起來對解決最棘手的調(diào)試挑戰(zhàn)至關(guān)重要。在分析方法上，嵌入式邏輯分析儀只能進行狀態(tài)分析。

從成本與靈活性上分析，大多數(shù)FPGA廠商提供了嵌入式邏輯分析儀內(nèi)核，而其價格要低于全功能外部邏輯分析儀。雖然用戶希望更多的功能，但嵌入式邏輯分析儀內(nèi)核的功能無論通用性、分析方式、觸發(fā)能力，還是存儲和分析能力都弱于全功能外部邏輯分析儀，而用戶通常需要這些功能，來捕獲和分析棘手的調(diào)試挑戰(zhàn)。例如，嵌入式邏輯分析儀只能在狀態(tài)模式下操作，它們捕獲與FPGA設(shè)計中已有的指定時鐘同步的數(shù)據(jù)，因此不能提供精確的信號定時關(guān)系。

外部邏輯分析儀可解決更加廣泛的問題

由于嵌入式邏輯分析儀方法存在的部分限制，許多FPGA設(shè)計人員已經(jīng)采用外部邏輯分析儀方法，來利用FPGA的靈活性和外部邏輯分析儀的處理能力，如泰克TLA系列邏輯分析儀。

在這種方法中，感興趣的內(nèi)部信號路由到FPGA沒有使用的針腳上，然后連接到邏輯分析儀上，這種方法提供了非常深的內(nèi)存，適合調(diào)試那種出現(xiàn)故障和實際導(dǎo)致該故障的原因在時間上相距很遠的問題;對于需要采集大量數(shù)據(jù)進行后期分析的設(shè)計人員也非常必要。另外它還可以把內(nèi)部FPGA信號與電路系統(tǒng)中的其他活動時間關(guān)聯(lián)起來。

與嵌入式邏輯分析儀方法一樣，也需要平衡許多矛盾。在針腳與內(nèi)部資源上，外部邏輯分析儀方法采用非常少的邏輯資源，不使用FPGA內(nèi)存資源。它釋放了這些資源，來實現(xiàn)所需功能?，F(xiàn)在的矛盾在于，必需增加專用于調(diào)試的部分針腳數(shù)量，而很明顯，設(shè)計要使用這些針腳。

在探測與工作模式問題上，外部邏輯分析儀探測要比嵌入式邏輯分析儀方法要求的探測復(fù)雜一些。必需確定怎樣使用邏輯分析儀探頭探測FPGA內(nèi)部信號，而不能使用電路板上已有的JTAG連接器。最簡便的方式是在電路板中增加一個測試連接器，這可以簡便地把FPGA信號與系統(tǒng)中的其他信號關(guān)聯(lián)起來。

在成本與靈活性問題上，盡管外部邏輯分析儀的購買價格確實要高于嵌入式邏輯分析儀，但使用外部邏輯分析儀可以解決更加廣泛的問題。邏輯分析儀不僅可以用于FPGA調(diào)試，還可以用來解決其他數(shù)字設(shè)計挑戰(zhàn)，它被公認為進行通用數(shù)字系統(tǒng)硬件調(diào)試的最佳工具。外部邏輯分析儀能夠?qū)崿F(xiàn)更加靈活的采集模式和觸發(fā)功能。通過外部邏輯分析儀，可以設(shè)置最多16個不同的觸發(fā)狀態(tài)（每一個狀態(tài)含高達16個條件判斷分支），每一個通道提供256M的內(nèi)存，并且可以在定時分析模式下以高達125ps的分辨率（8GHz采樣）捕獲數(shù)據(jù)。

選擇合適的FPGA調(diào)試方法

這兩種方法都可以使用，采用哪種方法要視具體情況而定。挑戰(zhàn)在于確定哪種方法更適合您的設(shè)計。

用戶可以問自己預(yù)計有哪些問題需要解決？如果您認為問題僅限于FPGA內(nèi)部的功能性，那么使用嵌入式邏輯分析儀可以提供要求的所有調(diào)試功能。但是，如果預(yù)計有更多的調(diào)試問題，要求檢驗定時余量、把內(nèi)部FPGA活動與電路板上的其他活動關(guān)聯(lián)起來，或要求更強大的觸發(fā)功能，那么使用外部邏輯分析儀更適合滿足調(diào)試需求。

當(dāng)FPGA芯片針腳存在超過200M的高速總線，例如集成內(nèi)存控制器的DDRI、DDRII內(nèi)存總線，以及集成高SerDes的高速串行IO總線，信號完整性測試是保證設(shè)計成功的基礎(chǔ)。

用戶可能問除狀態(tài)數(shù)據(jù)外，是否需要考察快速定時信息？外部邏輯分析儀允許以高達125ps的分辨率（8GS/s采樣）查看FPGA信號詳細的定時關(guān)系，這有助于檢驗設(shè)計中實際發(fā)生的事件，檢驗設(shè)計的定時余量。嵌入式邏輯分析儀只能捕獲與FPGA中已有的指定時鐘同步的數(shù)據(jù)。

需要捕獲多深的數(shù)據(jù)外部邏輯分析儀提供的采集內(nèi)存更深。一般在嵌入式邏輯分析儀中，最大取樣深度設(shè)為128Kb，這一數(shù)字受到器件限制。而在外部邏輯分析儀中，可以捕獲最多256Mb樣點。這有助于查看和分析更多的問題及潛在原因，從而縮短調(diào)試時間。

設(shè)計中更多地受限于針腳還是受限于資源？使用嵌入式邏輯分析儀不要求任何額外的輸出針腳，但必須使用內(nèi)部FPGA資源，實現(xiàn)邏輯分析儀功能。使用外部邏輯分析儀要求使用額外的輸出針腳，但使用內(nèi)部FPGA資源的需求達到最小（或消除了這種需求）。