利用Cadence ALlegro進行PCB級的信號完整性仿

隨著信息寬帶化和高速化的發(fā)展，以前的低速PCB已完全不能滿足日益增長信息化發(fā)展的需要，而高速PCB的出現(xiàn)將對硬件人員提出更高的要求，僅僅依靠自己的經(jīng)驗去布線，會顧此失彼，造成研發(fā)周期過長， 浪費財力物力，生產(chǎn)出來的產(chǎn)品不穩(wěn)定。一般認為高速PCB是指其數(shù)字信號邊沿上升時間小于4倍信號傳輸時延，這種高速PCB的信號線必須按照傳輸線理論去設(shè)計，否則將會嚴重影響信號的完整性。Cadence公司針對PCB Design Studio發(fā)布一個功能
非常實用的高速電路設(shè)計及信號完整性分析的工具選件--ALLEGRO PCB。利用這個仿真軟件能夠根據(jù)疊層的排序，PCB的介電常數(shù)，介質(zhì)的厚度， 信號層所處的位置以及線寬等等來判斷某一]PCB線條是否屬于微帶線、帶狀線、寬帶耦合帶狀線， 并且根據(jù)不同的計算公式自動計算出信號線的阻抗以及信號的反射、串繞、電磁干擾等等，從而可以對布線進行約束以保證PCB的信號完整性。下面根據(jù)我們的具體實踐， 介紹其基本使用方法。

由于我們在實際設(shè)計過程中，通常使用ORCAD進行電路前期設(shè)計，得到的是電路的max文件。為了利用Cadence進行電路仿真，首先需要將ORACD 的max文件轉(zhuǎn)換為ALLEGRO的brd文件。完成這一轉(zhuǎn)換的工具是Cadence公司提供的一組附件，該附件包含4 個文件， 分別是Layout.ctl, Layout.fnt，Layout.ini 和 Toallero.exe。使用時，需要設(shè)置好路徑和環(huán)境變量，然后運行Toallegro.exe文件，在提示下輸入所要轉(zhuǎn)換的max文件名，就可以將max文件轉(zhuǎn)換為brd文件。但是需要特別注意的是， 轉(zhuǎn)換后的brd文件與原來的max文件相比有一些隱蔽性的問題， 列舉如下：

首先，元件的焊盤名和封裝名會出現(xiàn)問題，在ORCAD中合法的命名規(guī)則在ALLEGRO中則可能不合法。例如： 在ORCAD中可這樣定義一個封裝名“SBGA\1.27M\W31\P304”,但是在轉(zhuǎn)換至AL-LEGRO的brd 文件時會轉(zhuǎn)變?yōu)椤癝B-GA127ML31W31P304”；而在ORCAD中定義的焊盤名“9DTI0.038X0.032”在轉(zhuǎn)換至ALLEGRO的brd文件時會轉(zhuǎn)變?yōu)椤?DTI0_038X0_32”。即，它將封裝名的“\”刪掉， 而將焊盤名的“.”改為“_”。有的焊盤名如果與ALLEGRO中的一些關(guān)鍵字重名，必須將其改名才能轉(zhuǎn)換成功。

第二，它會給PCB自動加上默認疊層，然而ORCAD中沒有疊層的選項。
第三，它不能將原來的各種線寬、間距帶到ALLEGRO 中。
第四，在將ORCAD的max文件轉(zhuǎn)換至ALLEGRO的brd文件后， 有時會發(fā)現(xiàn)轉(zhuǎn)換后的brd文件在
ALLEGRO中雖然能夠正常打開， 但是卻不能正常存盤，它只能將PCB的brd文件存為*.SAV文件。解決的方法是在DOS環(huán)境下執(zhí)行dbfix 命令糾正該錯誤。
第五，轉(zhuǎn)換至ALLEGRO 的brd文件的裝焊層有些元件值沒有帶過來，因此不能在ALLEGRO 的brd
文件中輸出裝焊圖。
第六， 也是最重要的一點， 在ALLEGRO 中自動加上疊層后， 將原來的通孔焊盤按照默認疊層結(jié)構(gòu)自動改變， 如果要調(diào)整疊層結(jié)構(gòu)， 就必須對每一個通孔焊盤進行修改，否則會出現(xiàn)很嚴重的后果。因為在ALLEGRO 中每一層都定義了各種焊盤，根據(jù)不同的層進行選擇，相比之下，ORCAD只在平面層上才定義熱焊盤。