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在介紹SystemVerilog 斷言的概念、使用斷言的好處、斷言的分類、斷言的組成以及斷言如何被插入到被測(cè)設(shè)計(jì)(DUT)的基礎(chǔ)上,本文詳細(xì)地介紹了如何使用不同的斷言語(yǔ)句對(duì)信號(hào)之間的復(fù)雜時(shí)序關(guān)系進(jìn)行嚴(yán)格的檢查,并針對(duì)每個(gè)例子展示了在ModelSim 6.1b 仿真環(huán)境中所顯示的波形。本文旨在幫助讀者理解如何使用斷言對(duì)設(shè)計(jì)中信號(hào)間復(fù)雜時(shí)序關(guān)系進(jìn)行驗(yàn)證的方法,并由此介紹一些基本的SystemVerilog 斷言、操作符、代碼段和斷言驗(yàn)證方法學(xué)。
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