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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>Synthesizable 266 MBits/s DDR

      Synthesizable 266 MBits/s DDR

      2009-05-14 | rar | 222 | 次下載 | 5積分

      資料介紹

      Synthesizable 266 MBits/s DDR SDRAM Controller

      The DDR, DCM, and SelectI/O? features in the Virtex?-II architecture make it the perfect
      choice for implementing a controller of a Double Data Rate (DDR) SDRAM. The Digital Clock
      Manager (DCM) provides the required Delay Locked Loop (DLL), Digital Phase Shift (DPS),
      and Digital Frequency Synthesis (DFS) functions. This application note describes a controller
      design for a 16-bit DDR SDRAM. The application note and reference design are enhanced
      versions of XAPP200 targeted to the Virtex-II series of FPGAs. At a clock rate of 133 MHz,
      16-bit data changes at both clock edges. The reference design is fully synthesizable and
      achieves 133 MHz performance with automatic place and route tools.

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