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電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>Verilog教程之Verilog HDL高級(jí)程序設(shè)計(jì)舉例

Verilog教程之Verilog HDL高級(jí)程序設(shè)計(jì)舉例

2020-12-09 | rar | 18.03 MB | 次下載 | 免費(fèi)

資料介紹

個(gè)四位串行加法器由4個(gè)全加器構(gòu)成。全加器是串行加法器的子模塊,而全加器是由基本的邏輯門構(gòu)成,這些基本的邏輯門就是所說(shuō)的葉子模塊。這個(gè)設(shè)計(jì)中運(yùn)用葉子模塊(基本邏輯門)搭建成子模塊(全加器),再用子模塊搭建成所需要的電路(串行加法器)。顯然, Bottom-Up的設(shè)計(jì)方法沒(méi)有明顯的規(guī)律可循,主要依靠設(shè)計(jì)者的實(shí)踐經(jīng)驗(yàn)和熟練的設(shè)計(jì)技巧,用逐步試探的方法最后設(shè)計(jì)出一個(gè)完整的數(shù)字系統(tǒng)。系統(tǒng)的各項(xiàng)性能指標(biāo)只有在系統(tǒng)構(gòu)成后才能分析測(cè)試。此種設(shè)計(jì)方法常用于原理圖的設(shè)計(jì)中,相比于其它方法此種方法對(duì)于實(shí)現(xiàn)各個(gè)子模塊電路所需的時(shí)間較短。

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