Vivado 2021.1中的Kria KV260入門

描述

Kria KV260 Vision AI 入門套件是今年早些時(shí)候推出的 SoM（系統(tǒng)級(jí)模塊）開發(fā)板，我當(dāng)時(shí)在一篇項(xiàng)目文章中介紹了最初的內(nèi)容，展示了在不需要的情況下啟動(dòng)和運(yùn)行 AI 加速應(yīng)用程序設(shè)計(jì)是多么簡(jiǎn)單復(fù)雜的FPGA設(shè)計(jì)知識(shí)。就像我在那個(gè)項(xiàng)目中所說的那樣，當(dāng)我得到一個(gè)新的 Xilinx FPGA 板時(shí)，我通常會(huì)直接前往 Vivado，但我不需要為了讓 Kria KV260 最初啟動(dòng)并運(yùn)行。

但是，我立即對(duì)初始圖像中的硬件設(shè)計(jì)以及如何在 Vivado 中進(jìn)行設(shè)置以便將來能夠添加到它感到好奇。所以我更新到 Vivado 2021.1 并加入。

創(chuàng)建 Vivado 項(xiàng)目

首先從命令行獲取 Vivado 工具并啟動(dòng) Vivado GUI：

~$ source /tools/Xilinx/Vivado/2021.1/settings64.sh
~$ vivado

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選擇創(chuàng)建新項(xiàng)目的選項(xiàng)。為項(xiàng)目提供所需的名稱并指定所需的文件路徑。我不建議使用網(wǎng)絡(luò)驅(qū)動(dòng)器，因?yàn)?Vivado 無法很好地處理網(wǎng)絡(luò)驅(qū)動(dòng)器位置。

在下一頁上，保留 RTL Project 的默認(rèn)選擇和暫時(shí)不指定源文件的選項(xiàng)處于選中狀態(tài)。此外，如果您打算僅使用 Xilinx 預(yù)構(gòu)建的加速應(yīng)用程序，請(qǐng)不要選中使項(xiàng)目成為可擴(kuò)展 Vitis 平臺(tái)的選項(xiàng)（因此將其保留為 Xilinx 所稱的固定平臺(tái)）。

起初這對(duì)我來說是不直觀的，因?yàn)榭蓴U(kuò)展 Vitis 平臺(tái)的全部意義在于為內(nèi)核提供硬件掛鉤，以便內(nèi)核訪問它以在 Linux 等操作系統(tǒng)中進(jìn)行硬件加速。但是，這僅是當(dāng)內(nèi)核需要訪問的硬件經(jīng)過路由或位于 FPGA 的可編程邏輯中時(shí)。當(dāng)硬件通過 MIO 之類的東西直接連接到 Zynq/ZynqMP 處理系統(tǒng)時(shí)，硬件平臺(tái)可以是一個(gè)簡(jiǎn)單的固定平臺(tái)，因?yàn)閮?nèi)核已經(jīng)可以直接訪問外圍設(shè)備。

當(dāng)您第一次開始閱讀有關(guān)如何/為什么在 Vivado 中設(shè)置硬件平臺(tái)以供以后在 Vitis/PetaLinux 中使用時(shí)，我覺得這不是最清楚的，所以我認(rèn)為在這里指出是很重要的。

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關(guān)于 Vivado 2021.1 的另一件值得注意的事情是，安裝板預(yù)設(shè)文件的原因發(fā)生了巨大變化。Vivado 2021.1 無需自己下載并手動(dòng)將它們放置在Vivado 安裝目錄中的board_files目錄中（這個(gè)文件夾實(shí)際上甚至不再存在），而是在其后端鏈接到 Xilinx 的 Github 存儲(chǔ)庫，您可以在其中選擇和下載電路板預(yù)設(shè)當(dāng)您選擇要針對(duì)項(xiàng)目的部件/板時(shí)，直接從開始菜單 GUI 中獲取所需的文件。

塊設(shè)計(jì)

通過創(chuàng)建一個(gè)新的塊設(shè)計(jì)開始整體設(shè)計(jì)，從 Flow Navigator 窗口中選擇Create Block Design并為其命名。

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將 Zynq MPSoC IP 模塊添加到模塊設(shè)計(jì)中，并運(yùn)行生成的模塊自動(dòng)化以將 KV260 板預(yù)設(shè)應(yīng)用到它。KV260 PetaLinux BSP 只需要 ZynqMP 處理系統(tǒng) IP 塊，因?yàn)榭雌饋?KV260 基板上的所有外設(shè)都通過 MIO/EMIO 引腳直接路由到 Zynq 處理系統(tǒng)。

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運(yùn)行塊自動(dòng)化后，將pl_clk0連接到maxihpm0_fpd_aclk并將pl_clk1連接到maxihpm1_fpd_aclk：

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我發(fā)現(xiàn)電路板預(yù)設(shè)并不能完全涵蓋 KV260 基板的整個(gè)配置。KV260 板上的 SD 卡、DisplayPort、UART、以太網(wǎng)和 USB 3.0 外設(shè)未通過運(yùn)行塊自動(dòng)化應(yīng)用板預(yù)設(shè)而配置到 ZynqMP 處理系統(tǒng) IP 中。它僅適用于 Kria K26 SoM 板配置，例如 DDR4、QSPI 和 eMMC。

因此，要啟用 KV260 基板外設(shè)，請(qǐng)雙擊 ZynqMP 處理系統(tǒng) IP 塊將其打開并根據(jù)以下說明啟用 SD 卡、DisplayPort、UART、以太網(wǎng)和 USB 3.0：

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更新 ZynqMP 處理系統(tǒng) IP 后，驗(yàn)證設(shè)計(jì)以確保沒有嚴(yán)重錯(cuò)誤或警告。

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HDL 包裝器

保存并關(guān)閉模塊設(shè)計(jì)并切換到 Sources 窗口中的 Hierarchy 選項(xiàng)卡。右鍵單擊模塊設(shè)計(jì)文件并選擇選項(xiàng)以創(chuàng)建 HDL 頂級(jí)包裝器以在 Vivado 項(xiàng)目中對(duì)其進(jìn)行實(shí)例化。

選擇該選項(xiàng)以允許 Vivado 管理 HDL 封裝器并自動(dòng)更新它。

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約束

使用Flow Navigator中的Add Sources選項(xiàng)創(chuàng)建一個(gè)新的約束文件。

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打開新創(chuàng)建的并添加項(xiàng)目約束。目前唯一的限制是比特流壓縮，因?yàn)闆]有任何東西通過 PL 路由，所以不需要引腳分配。但是當(dāng)添加自定義硬件時(shí)，這種情況會(huì)發(fā)生變化。

將以下行添加到約束文件，然后保存并關(guān)閉它：

set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design]

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編譯設(shè)計(jì)

使用 Flow Navigator 窗口中的項(xiàng)目流程運(yùn)行綜合、實(shí)現(xiàn)并為項(xiàng)目生成比特流。

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1 / 2 ?綜合設(shè)計(jì)

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出口硬件

要在 Vitis 或 PetaLinux 中使用來自 Vivado 項(xiàng)目的硬件設(shè)計(jì)，必須將其打包在 Xilinx 專有的.XSA 包中作為硬件平臺(tái)。

單擊文件 > 導(dǎo)出 > 導(dǎo)出硬件...，并確保選擇將比特流包含在導(dǎo)出的硬件平臺(tái)中的選項(xiàng)。

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對(duì)于導(dǎo)出位置，我個(gè)人喜歡將其設(shè)置為 Vivado 項(xiàng)目本身的頂級(jí)文件夾中的默認(rèn)值。

打包并導(dǎo)出硬件平臺(tái)后，下一步是創(chuàng)建軟件以通過 Vitis 或 PetaLinux 在其上運(yùn)行。Kria KV260 PetaLinux 項(xiàng)目是我將在我的下一個(gè)項(xiàng)目移植中介紹的內(nèi)容。如果您正在尋找如何將您自己的定制硬件添加到 Kria KV260 入門套件的基本設(shè)計(jì)的起點(diǎn)，希望這個(gè)項(xiàng)目會(huì)有所幫助。