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      一種增強(qiáng)超深亞微米集成電路測(cè)試質(zhì)量和抑制測(cè)試代價(jià)增長(zhǎng)趨勢(shì)的可

      2010-06-07 | rar | 249 | 次下載 | 2積分

      資料介紹

      摘要：增強(qiáng)測(cè)試質(zhì)量和抑制測(cè)試代價(jià)是超深亞微米集成電路測(cè)試及可測(cè)性設(shè)計(jì)領(lǐng)域的兩個(gè)研究主題。本文介紹了一個(gè)基于Mentor公司可測(cè)性設(shè)計(jì)工具的面向多種故障模型的超深亞微米集成電路測(cè)試及可測(cè)性設(shè)計(jì)解決方案。該方案通過一個(gè)包含了Stuck-at故障測(cè)試、Delay故障測(cè)試和Delta-IDDQ測(cè)試在內(nèi)的測(cè)試集來提高超深亞微米集成電路的測(cè)試質(zhì)量，同時(shí)利用一種減少Stuck-at故障測(cè)試向量的策略來抑制測(cè)試代價(jià)的增長(zhǎng)趨勢(shì)。論文還介紹了如何利用MentorGraghics公司的DFTAdvisor、FastScan、MBISTArchitect等可測(cè)性設(shè)計(jì)工具來完成一個(gè)0.18微米工藝微處理器設(shè)計(jì)中的實(shí)例。

      關(guān)鍵詞：可測(cè)性設(shè)計(jì)；故障覆蓋率；自動(dòng)測(cè)試生成；缺陷級(jí)別

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