IP核

IP核簡介

    IP就是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊的意思，在EDA技術(shù)開發(fā)中具有十分重要的地位。美國著名的Dataquest咨詢公司將半導體產(chǎn)業(yè)的IP定義為“用于ASIC或FPGA中的預先設(shè)計好的電路功能模塊”。IP主要分為軟IP、固IP和硬IP。軟IP是用Verilog/VHDL等硬件描述語言描述的功能塊，但是并不涉及用什么具體電路元件實現(xiàn)這些功能。固IP是完成了綜合的功能塊。硬IP提供設(shè)計的最終階段產(chǎn)品——掩膜。

IP核百科

IP就是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊的意思，在EDA技術(shù)開發(fā)中具有十分重要的地位。美國著名的Dataquest咨詢公司將半導體產(chǎn)業(yè)的IP定義為“用于ASIC或FPGA中的預先設(shè)計好的電路功能模塊”。IP主要分為軟IP、固IP和硬IP。軟IP是用Verilog/VHDL等硬件描述語言描述的功能塊，但是并不涉及用什么具體電路元件實現(xiàn)這些功能。固IP是完成了綜合的功能塊。硬IP提供設(shè)計的最終階段產(chǎn)品——掩膜。

基本分類

IP內(nèi)核的三種類型

IP核有三種不同的存在形式：HDL語言形式，網(wǎng)表形式、版圖形式。分別對應我們常說的三類IP內(nèi)核：軟核、固核和硬核。這種分類主要依據(jù)產(chǎn)品交付的方式，而這三種IP內(nèi)核實現(xiàn)方法也各具特色。

軟核

軟核是用VHDL等硬件描述語言描述的功能塊，但是并不涉及用什么具體電路元件實現(xiàn)這些功能。軟IP通常是以硬件描述語言HDL源文件的形式出現(xiàn)，應用開發(fā)過程與普通的HDL設(shè)計也十分相似，只是所需的開發(fā)硬軟件環(huán)境比較昂貴。軟IP的設(shè)計周期短，設(shè)計投入少。由于不涉及物理實現(xiàn)，為后續(xù)設(shè)計留有很大的發(fā)揮空間，增大了IP的靈活性和適應性。其主要缺點是在一定程度上使后續(xù)工序無法適應整體設(shè)計，從而需要一定程度的軟IP修正，在性能上也不可能獲得全面的優(yōu)化。由于軟核是以源代碼的形式提供，盡管源代碼可以采用加密方法，但其知識產(chǎn)權(quán)保護問題不容忽視。

硬核

硬核提供設(shè)計階段最終階段產(chǎn)品：掩膜。以經(jīng)過完全的布局布線的網(wǎng)表形式提供，這種硬核既具有可預見性，同時還可以針對特定工藝或購買商進行功耗和尺寸上的優(yōu)化。盡管硬核由于缺乏靈活性而可移植性差，但由于無須提供寄存器轉(zhuǎn)移級（RTL）文件，因而更易于實現(xiàn)IP保護。

固核

固核則是軟核和硬核的折衷。大多數(shù)應用于FPGA的IP內(nèi)核均為軟核，軟核有助于用戶調(diào)節(jié)參數(shù)并增強可復用性。軟核通常以加密形式提供，這樣實際的 RTL對用戶是不可見的，但布局和布線靈活。在這些加密的軟核中，如果對內(nèi)核進行了參數(shù)化，那么用戶就可通過頭文件或圖形用戶接口（GUI）方便地對參數(shù)進行操作。對于那些對時序要求嚴格的內(nèi)核（如PCI接口內(nèi)核），可預布線特定信號或分配特定的布線資源，以滿足時序要求。這些內(nèi)核可歸類為固核，由于內(nèi)核是預先設(shè)計的代碼模塊，因此這有可能影響包含該內(nèi)核的整體設(shè)計。由于內(nèi)核的建立（setup）、保持時間和握手信號都可能是固定的，因此其它電路的設(shè)計時都必須考慮與該內(nèi)核進行正確地接口。如果內(nèi)核具有固定布局或部分固定的布局，那么這還將影響其它電路的布局。

技術(shù)應用

數(shù)字到模擬轉(zhuǎn)換器（DACs）將一個二進制數(shù)轉(zhuǎn)換為與之對應的電壓值，常用的D/A轉(zhuǎn)換器都是由電阻或電容加權(quán)網(wǎng)絡(luò)、受碼元控制的開關(guān)和基準電壓或電流源組成。當D/A轉(zhuǎn)換器需要轉(zhuǎn)換的信號每次取樣字長很長時，對這些電路的精度要求很高，并且還必須在整個溫度范圍和整個使用壽命期間內(nèi)保持電路參數(shù)的穩(wěn)定。例如，一個16位的D/A轉(zhuǎn)換器，其MSB的精度必須在1/2 16以內(nèi)，這是很困難的。所以，需尋求一種中保持高分辨率又可降低對電路精度和穩(wěn)定度要求的方法。

可綜合的Delta-Sigma DAC（術(shù)語Delta-Sigma分別指算術(shù)差與和，即Δ-∑DAC），是Xilinx公司提供的免費IP核，可從網(wǎng)上下載得到。

選擇和配置

選擇MAX7000S系列可編程邏輯器件，編譯后由MAX+PLUS II軟件自動配置進EMP7032SLC44芯片，將生成的目標文件通過編程電纜對器件進行編程。

將該IP核實現(xiàn)的D/A轉(zhuǎn)換器用于新型智能電阻爐溫度控制儀中，因為調(diào)節(jié)爐溫的信號不要求變化很快，因此DAC的輸入二進制信號為緩變信號。對于這種低頻應用，可以將RC時間常數(shù)取得較大，以減小噪聲。這樣，可綜合的VHDL語言Delta-Sigma DAC模塊配置進EMP7032芯片后，達到了預期的效果。

IP核的分類及特點

IP核的知識產(chǎn)權(quán)核心分為三大種類：硬核，中核和軟核。硬件中心是知識產(chǎn)權(quán)構(gòu)思的物質(zhì)表現(xiàn)。這些利于即插即用應用軟件并且比其它兩種類型核的輕便性和靈活性要差。像硬核一樣，中核（有時候也稱為半硬核）可以攜帶許多配置數(shù)據(jù)，而且可以配置許多不同的應用軟件。三者之中最有靈活性的就是軟核了，它存在于任何一個網(wǎng)絡(luò)列表（一列邏輯門位和互相連接而成的集成電路）或者硬件描述語言（HDL）代碼中。

IP核的設(shè)計原理

軟IP內(nèi)核通常是用某種HDL文本提交用戶，它已經(jīng)過行為級設(shè)計優(yōu)化和功能驗證，但其中不含有任何具體的物理信息。據(jù)此，用戶可以綜合出正確的門電路級網(wǎng)表，并可以進行后續(xù)結(jié)構(gòu)設(shè)計，具有最大的靈活性，可以很容易地借助于EDA綜合工具與其他外部邏輯電路結(jié)合成一體，根據(jù)各種不同的半導體工藝，設(shè)計成具有不同性能的器件?？梢陨唐坊能汭P內(nèi)核一般電路結(jié)構(gòu)總門數(shù)都在5000門以上。但是，如果后續(xù)設(shè)計不當，有可能導致整個結(jié)果失敗。軟IP內(nèi)核又稱作虛擬器件。

硬IP內(nèi)核是基于某種半導體工藝的物理設(shè)計，已有固定的拓撲布局和具體工藝，并已經(jīng)過工藝驗證，具有可保證的性能。其提供給用戶的形式是電路物理結(jié)構(gòu)掩模版圖和全套工藝文件，是可以拿來就用的全套技術(shù)。

固IP內(nèi)核的設(shè)計深度則是介于軟IP內(nèi)核和硬IP內(nèi)核之間，除了完成硬IP內(nèi)核所有的設(shè)計外，還完成了門電路級綜合和時序仿真等設(shè)計環(huán)節(jié)。一般以門電路級網(wǎng)表形式提交用戶使用。

IP核的總線介紹

為了使IP 核集成更快速、更方便，縮短進入市場的時間，迫切需要一種標準的互聯(lián)方案，在這一背景下產(chǎn)生的片上總線OCB（on-chip bus）技術(shù)。目前，基于IP 核互連的總線結(jié)構(gòu)較有影響力的有三種：IBM公司的Core Connect，ARM 公司的AMBA（Advanced MicrocontrollerBusArchitecture）和SilicoreCorp公司的Wishbone。

1．CoreConnect 總線IBM 公司的CoreConnect 總線提供了三種基本結(jié)構(gòu)：處理器內(nèi)部總線PLB（Processor Local Bus）、片上外圍總線OPB（On-ChipPeripheral Bus）和設(shè)備控制總線DCR（Device Control Register）。

（1） PLB 標準是為總線傳輸?shù)闹饕l(fā)出者和接受者之間提供高帶寬、低延遲的連接。其主要特征為：  高性能處理器內(nèi)部總線；

 交疊的讀和寫功能（最快每周期兩次傳輸）；  支持分段傳輸；  讀和寫分開；  32～64 位數(shù)據(jù)總線；  32 位地址空間；  支持16～64 字節(jié)突發(fā)傳輸模式；  4 級仲裁優(yōu)先權(quán)；  特殊DMA（Direct Memory Access）模式。

（2） OPB 標準為連接具有不同的總線寬度及時序要求的外設(shè)和內(nèi)存提供了一條途徑，并盡量減小對PLB 性能的影響。其主要特性如下：  片上外圍總線、支持多個主設(shè)備；  32 位地址空間；  讀和寫數(shù)據(jù)總線分開；  8～32 位數(shù)據(jù)總線；  動態(tài)總線寬度；  支持重試模式（如果主設(shè)備要求的從設(shè)備忙，主設(shè)備隔一段時間再次請求）；  支持突發(fā)（burst）傳輸模式；  支持DMA。

（2） DCR 是用來規(guī)范CPU 通用寄存器設(shè)備，控制寄存器之間傳輸數(shù)據(jù)。DCR 總線在內(nèi)存地址映射中取消了配置寄存器，減少取操作，增加處理器內(nèi)部總線的帶寬。其主要特征如下：  10 位地址總線；  32 位數(shù)據(jù)總線；  同步和異步的傳輸；  分布式結(jié)構(gòu)。

CoreConnect 擁有完備的一整套技術(shù)文檔，在技術(shù)上可行性較強，可以應用在類似于工作站這樣的高性能系統(tǒng)的連接，對于簡單的嵌入式應用來說可能有點太復雜，提供的許多特性無法用到。

2．AMBA 總線AMBA 總線體系結(jié)構(gòu)定義了2 種總線：AHB（Advanced High-performanceSOC 設(shè)計初級培訓（Bus）和APB（Advance Peripheral Bus），如圖1-2 所示。圖1-2 AMBA 總線體系結(jié)構(gòu)（1） AHB 主要用于連接高性能、高吞吐率的設(shè)備，完成ARM 芯核與CPU外圍部分例如存儲通道控制器，DMA 控制器，SPI 接口等的整合。它的主要特性包括：  多控制器；  分段傳輸；  單周期總線控制權(quán)移交；  32～128 位總線寬；  包含一種訪問保護機制，用來區(qū)別特權(quán)訪問和無特權(quán)訪問模式，或指令和數(shù)據(jù)提取等；  突發(fā)傳輸模式最大為16 節(jié)；  訪問空間限制在32 位；

 支持仲裁、REQ、GNT 和LOCK；  支持字節(jié)、半字和字傳輸。

（2） APB 是專為降低功耗以及接口復雜性而設(shè)計的外圍互聯(lián)總線，它常被用于連接一些低帶寬、低速傳輸?shù)耐庠O(shè)，主要特征如下：  低性能、低功率外圍總線；  單控制器；  32 位地址空間；  32 位數(shù)據(jù)總線；  分開讀和寫數(shù)據(jù)總線。

3．Wishbone 總線Wishbone 總線是Silicore 公司推出的片上總線協(xié)議。它的結(jié)構(gòu)極其簡單、靈活，又完全公開、完全免費，獲得眾多支持。主要特征如下：  所有應用使用一個總線體系結(jié)構(gòu)；  支持多控制器；  64 位地址空間；  8～64 位數(shù)據(jù)總線（可擴展）；  單周期讀和寫；  支持重試；  支持內(nèi)存映射，F(xiàn)IFO（FISRT IN FIRSTO U T ）和十字互連接口；  由終端用戶定義仲裁方式。同前2 種總線結(jié)構(gòu)相比，Wishbone 只定義了一種高速總線，在既需要高速總線又需要低速總線的系統(tǒng)中，使用兩個Wishbone 接口，比起設(shè)計兩個不同的接口要簡單些。

4．Avalon 總線這里，再介紹下將要用到的Avalon 總線。Avalon 總線發(fā)布于2000 年的秋天，是Altera 公司針對FPGAs 而設(shè)計的一種SOPC 接口標準。它提供了各設(shè)備之間連接的接口，可以用于片上處理器和外設(shè)之間的連接。Avalon 總線具有支持SOPC，結(jié)構(gòu)簡單和可參數(shù)化配置等特點。主要特征如下：  32 位地址空間，共計4Gbytes；  所有Avalon 總線信號都是和Avalon 總線時鐘同步的，這種設(shè)計簡化了Avalon 總線的時序行為，便于和高速外設(shè)的連接；  地址、數(shù)據(jù)和控制信號使用獨立的端口，以簡化外設(shè)的設(shè)計；  Avalon 總線自動為所有外設(shè)產(chǎn)生片選信號，簡化了Avalon 總線外設(shè)的設(shè)計；  支持多主設(shè)備結(jié)構(gòu)。多個主設(shè)備可以共存于Avalon 總線之中，Avalon 總線會自動產(chǎn)生仲裁邏輯；  基于向?qū)У呐渲谩Ｓ脩艨梢允褂脠D形化的向?qū)砼渲肁valon 總線的相關(guān)參數(shù)；  動態(tài)的總線寬度。Avalon 總線會自動處理不同位寬設(shè)備間的信SOC 設(shè)計初級培訓號，使不同位寬的設(shè)備可以順利通訊；

常用的IP核介紹

眾多的IP 提供商包括純IP 提供商、設(shè)計服務(wù)公司等都可以向設(shè)計者提供各種各樣的IP 核。目前，比較著名的IP 提供商包括ARM、Rambus、Synopsys、TTPCom、ParthusCeva、

Virage Logic、Artisan、MIPS、Mentor 和Mosys 等公司。ARM 作為業(yè)內(nèi)領(lǐng)先的32 位嵌入式RISC（Reduced Instruction Set Computer CPU）微處理器解決方案供應商，自1990 年正式成立以來，發(fā)展迅速。下面就以ARM 公司為例，進行介紹。ARM 的IP 核技術(shù)包括芯片內(nèi)核、結(jié)構(gòu)延伸、軟件開發(fā)工具和片上系統(tǒng)解決方案，具有功耗低、性能高、成本低等特點。適用于多種領(lǐng)域，ARM 的用戶遍及多個行業(yè)，包括：汽車、消費、娛樂、成像、工業(yè)、控制、網(wǎng)絡(luò)、存儲、安保和無線應用。ARM 公司的“chipless”模式非常獨特，它從不直接介入芯片的生產(chǎn)和銷售領(lǐng)域，而是一直以IP 提供者的身份向各大半導體制造商出售知識產(chǎn)權(quán)。這種獨特的模式，使設(shè)計公司、OEM、軟件及工具開發(fā)公司及制造公司都與ARM結(jié)成了合作伙伴關(guān)系，使其半導體行業(yè)產(chǎn)業(yè)鏈上游的上游，成為許多全球性RISC 標準的締造者。目前，采用ARM 公司IP 核的半導體公司已多達103 家，包括Intel、TI、Motorola、ST、IBM、ADI、美國國家半導體、Infineon、NEC、LSI 等半導體巨擘，RTOS 軟件廠商超過50 家如微軟、WindRiver 等公司，EDA工具廠商超過30 家如Cadence、Synopsys 等。ARM 處理器核當前有6 個系列產(chǎn)品ARM7，ARM9，ARM9E，ARM10E，SecurCore 以及ARM11 系列。進一步還包括與其合作伙伴一同研發(fā)的產(chǎn)品，如Intel XScale 微體系結(jié)構(gòu)和StrongARM 產(chǎn)品。其中每一類又根據(jù)其包含的不同功能模塊而分成多種型號。在ARM 內(nèi)核中常用的四個模塊分別用T、D、M 和I 來表示，它們可供生產(chǎn)廠商根據(jù)不同用戶的需求來選擇配置。

（1） T 表示Thumb，該內(nèi)核可從16 位指令集擴充到32 位ARM 指令集。

（2） D 表示Debug，該內(nèi)核中包含可用于調(diào)試的結(jié)構(gòu)，通常為一個邊界掃描鏈JTAG，以便進入CPU 調(diào)試模式，從而進行斷點設(shè)置、單步調(diào)試等工作。

（3） M 表示Multiplier，是8 位乘法器。

（4） I 表示Embedded ICE Logic，包含用于實現(xiàn)斷點觀測及變量觀測的邏輯電路，其中的TAP 控制器可接入到邊界掃描鏈。

1．ARM7

ARM7采用ARMV4T結(jié)構(gòu)，分為三級流水，空間統(tǒng)一的指令與數(shù)據(jù)Cache，平均功耗為0.6mW/MHz，時鐘速度為20MHz～133MHz，每條指令平均需要1.9 個時鐘周期，處理速度為0.9MIPS/MHz。其中的ARM710，ARM720 和ARM740 為內(nèi)帶Cache 的ARM 核。ARM 7 的運算速度一般為150DMIPS。ARM7 是小型、快速、低能耗、集成式RISC 內(nèi)核，廣泛應用于手持式計算、數(shù)據(jù)通信和消費類多媒體。

2．ARM9

ARM9 采用ARMV4T 結(jié)構(gòu)，采用五級流水處理以及分離的Cache 結(jié)構(gòu)，平均功耗為0.7mW/MHz。時鐘速度為100MHz～233MHz，每條指令平均需要1.5 個時鐘周期，處理速度為1.1MIPS/MHz。其中，ARM920、ARM940 和ARM9E 為含Cache 的CPU 核。性能為132MIPS（120MHz 時鐘，3.3V 供）或220MIPS（200MHz 時鐘）。ARM 9 的運算速度一般為300DMIPS。ARM9 是低價、低能耗、高性能系統(tǒng)微處理器，配有Cache、內(nèi)存管理和寫緩沖。多應用于高級引擎管理、保安系統(tǒng)、頂置盒、便攜計算機和高檔打印機。

ARM9E 應該屬于ARM10 系列，它也采用了ARMV5TE 結(jié)構(gòu)，其性能得到了大大提高。其中，ARM968E-S（tm）是ARM9E 系列的最新產(chǎn)品，它同時也是ARM9E 系列內(nèi)核中最小的、最低功耗的產(chǎn)品，可以為網(wǎng)絡(luò)、汽車、電子消費娛樂品、無線方案等提供理想的技術(shù)方案。ARM968E-S 內(nèi)核含有低延遲的AMBA（tm） AHB-lite 總線接口，內(nèi)核與DMA 時鐘分離， 在閑置狀態(tài)下的功耗更低。ARM968E-S 內(nèi)核比ARM966E-S（tm）內(nèi)核的面積小20％，功耗至少降低10％。延長了電池使用壽命。

3．ARM10

ARM10 采用ARMV5TE 結(jié)構(gòu)，采用六級流水處理，指令與數(shù)據(jù)分離的Cache 結(jié)構(gòu)。時鐘速度為300MHz，每條指令平均需要1.2 個周期。其中ARM1020 為帶Cache 的版本。ARM 10 的運算速度一般為500DMIPS。ARM10 速度快，能夠支持多種商用操作系統(tǒng)，適用于高性能手持式因特網(wǎng)設(shè)備及數(shù)字式消費類產(chǎn)品。

3．ARM11

ARM11 采用ARMV6 結(jié)構(gòu)，采用8 級流水處理，動態(tài)分支預測與返回堆棧。ARM11 的時鐘速度達到550MHz，采用了0.13 微米的工藝技術(shù)，支持IEM技術(shù)，可以大大減少功耗。ARM 11 的運算速度一般為1000DMIPS。ARM還發(fā)布了四個新的ARM11 系列微處理器內(nèi)核（ARM1156T2-S 內(nèi)核、ARM1156T2F-S 內(nèi)核、ARM1176JZ-S 內(nèi)核和ARM11JZF-S 內(nèi)核）、應用ARM1176JZ-S 和ARM11JZF-S 內(nèi)核系列的PrimeXsys 平臺、相關(guān)的CoreSight技術(shù)。

ARM1156T2-S 和ARM1156T2F-S 是首批含有ARM Thumb-2 內(nèi)核技術(shù)的產(chǎn)品，主要用于多種深嵌入式存儲器、汽車網(wǎng)絡(luò)和成像應用產(chǎn)品，提供了更高的CPU 性能和吞吐量，并增加了許多特殊功能，可解決新一代裝置的設(shè)計難題。它們采用AMBA 3.0 AXI 總線標準，可滿足高性能系統(tǒng)的大量數(shù)據(jù)存取需求。Thumb-2 內(nèi)核技術(shù)結(jié)合了16 位、32 位指令集體系結(jié)構(gòu)，提供更低的功耗、更高的性能、更短的編碼，該技術(shù)提供的軟件技術(shù)方案較現(xiàn)用的ARM 技術(shù)方案減少使用26％的存儲空間、較現(xiàn)用的Thumb 技術(shù)方案增速25％。ARM1176JZ-S 和ARM1176JZF-S 內(nèi)核是首批以ARM TrustZone 技術(shù)實現(xiàn)手持裝置和費電子裝置中公開操作系統(tǒng)的超強安全性的產(chǎn)品，同時也是首次對可節(jié)約高達75％處理器功耗的ARM 智能能量管理（ARM Intelligent Energy Manager）進行一體化支持。主要為服務(wù)供應商和運營商所提供的新一代消費電子裝置的電子商務(wù)和安全的網(wǎng)絡(luò)下載提供支持。

4．StrongARM

StrongARM 處理器采用ARMV4T 的五級流水結(jié)構(gòu)，性能較高。它最初是與DEC 聯(lián)合研制的，后來授權(quán)給Intel，Intel 公司用SA110 命名該通用嵌入式標準處理器。該系列還包括SA1100 PDA 系統(tǒng)芯片和SA1500 多媒體處理器芯片。ARM 芯片的選擇要根據(jù)實際需求而定。例如，如果希望使用WinCE 或Linux 等操作系統(tǒng)以減少軟件開發(fā)時間，就需要選擇ARM720T 以上帶有MMU（memory management unit）功能的ARM 芯片，ARM720T、StrongARM、ARM920T、ARM922T、ARM946T 都帶有MMU 功能。而ARM7TDMI 沒有MMU，不支持Windows CE 和大部分的Linux，但目前有uCLinux 等少數(shù)幾種Linux 不需要MMU 的支持。