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Zynq系列處理器中AXI接口的使用

Zynq系列處理器包含了ARM和FPGA,與ARM處理器+FPGA這種兩個(gè)處理器相比最大的特點(diǎn)就是兩種結(jié)構(gòu)的數(shù)據(jù)交互在芯片內(nèi)部進(jìn)行。既節(jié)約了接口，有提升...

2023-10-17 標(biāo)簽：處理器fpga接口 1111 0

AXI時(shí)基看門狗定時(shí)器(WDT)概述

XilinxLogiCORE IP AXI4-Lite時(shí)基看門狗定時(shí)器(WDT)是一個(gè)32位外設(shè)，提供32位自由運(yùn)行時(shí)基和看門狗定時(shí)器。

2023-10-16 標(biāo)簽：看門狗接口Xilinx 1101 0

FPGA AXI4協(xié)議學(xué)習(xí)筆記(一)

AMBA AXI協(xié)議支持高性能、高頻系統(tǒng)設(shè)計(jì)。

2023-05-24 標(biāo)簽：fpga接口總線 1095 0

AXI VIP當(dāng)作master時(shí)如何使用

??AXI接口雖然經(jīng)常使用，很多同學(xué)可能并不清楚Vivado里面也集成了AXI的Verification IP，可以當(dāng)做AXI的master、pass ...

2023-07-27 標(biāo)簽：接口參數(shù)AXI 1091 0

AXI傳輸數(shù)據(jù)的過(guò)程

以AXI4為例，有AXI full/lite/stream之分。 在Xilinx系列FPGA及其有關(guān)IP核中，經(jīng)常見到AXI總線接口，AXI總線又分為三...

2023-10-31 標(biāo)簽：模塊數(shù)據(jù)傳輸總線 1068 0

AXI如何用于連接互連組件呢？

AXI 是一種接口規(guī)范，它定義了 IP 塊的接口，而不是互連本身。

2023-05-04 標(biāo)簽：處理器SoC系統(tǒng)AXI 1061 0

LogiCORE JTAG至AXI Master IP核簡(jiǎn)介

LogiCORE JTAG至AXI Master IP核是一個(gè)可定制的核，可生成AXIAXI總線可用于處理和驅(qū)動(dòng)系統(tǒng)中FPGA內(nèi)部的AXI信號(hào)。AXI總...

2023-10-16 標(biāo)簽：接口JTAGIP核 1044 0

驗(yàn)證符合AXI/ACE標(biāo)準(zhǔn)的互連的策略：第一部分

用于片上系統(tǒng) （SoC） 中功能塊連接和管理的 AMBA 4 規(guī)范現(xiàn)在具有支持多核計(jì)算的高級(jí)可擴(kuò)展接口 （AXI） 一致性擴(kuò)展 （ACE）。ACE 規(guī)范...

2023-05-29 標(biāo)簽：SoCACEAXI 984 0

AXI總線工作流程

在zynq開發(fā)過(guò)程中，AXI總線經(jīng)常遇到，每次看到AXI總線相關(guān)的信號(hào)時(shí)都一頭霧水，仔細(xì)研究一下，將信號(hào)分分類，發(fā)現(xiàn)其實(shí)也不難。

2023-05-25 標(biāo)簽：信號(hào)時(shí)鐘AXI總線 947 0

AXI的控制和數(shù)據(jù)通道分離

AXI的控制和數(shù)據(jù)通道分離，可以帶來(lái)很多好處。地址和控制信息相對(duì)數(shù)據(jù)的相位獨(dú)立，可以先發(fā)地址，然后再是數(shù)據(jù)，這樣自然而然的支持顯著操作，也就是outst...

2023-10-31 標(biāo)簽：數(shù)據(jù)總線通道 945 0

使用Synopsys智能監(jiān)視器提高Arm SoC的系統(tǒng)性能

在使用 AXI 總線移動(dòng)大量數(shù)據(jù)的 SoC 中，AXI 總線的性能可能會(huì)成為整體系統(tǒng)性能的瓶頸。SoC 中日益增加的復(fù)雜性和軟件內(nèi)容，因此需要使用實(shí)際數(shù)...

2023-05-25 標(biāo)簽：SoC總線AXI 930 0

AXI總線：讀寫地址結(jié)構(gòu)

在整個(gè)傳輸事務(wù)過(guò)程中，主機(jī)首先將接下來(lái) burst 傳輸?shù)目刂菩畔⒁约皵?shù)據(jù)首個(gè)字節(jié)的地址傳輸給從機(jī)，這個(gè)地址被稱為起始地址。 在本次 burst 后續(xù)傳...

2023-10-31 標(biāo)簽：數(shù)據(jù)結(jié)構(gòu)總線 926 0

AMD Xilinx AXI Interrupt Controller中斷優(yōu)先級(jí)

AXI Interrupt Controller支持中斷優(yōu)先級(jí)。 在Vivado Block Design中， bit-0連接的中斷優(yōu)先級(jí)最高

2023-07-11 標(biāo)簽：AMDXilinx中斷 918 0

Zynq UltraScale+RFSoC的AXI CDMA Linux用戶空間示例

本文將為您演示如何創(chuàng)建?AXI CDMA Linux?用戶空間示例應(yīng)用

2023-07-07 標(biāo)簽：LinuxZynqAXI 781 0

Versal HBM系列外部參考時(shí)鐘設(shè)計(jì)指南文章

Versal HBM 棧可通過(guò)內(nèi)部 HSM0 參考時(shí)鐘來(lái)進(jìn)行時(shí)鐘設(shè)置，此參考時(shí)鐘是由 CIPS 或外部時(shí)鐘源生成的。

2023-06-05 標(biāo)簽：時(shí)鐘NoCAXI 763 0

AMD Xilinx MPSoC VCU使用要點(diǎn)

VCU與DDR連接的AXI Interconnect的位寬是32-bit。 建議改為64-bit或者128-bit

2023-07-10 標(biāo)簽：amdXilinx編碼 753 0

FPGA內(nèi)部接口設(shè)計(jì)

在FPGA設(shè)計(jì)中，我們通常采用的都是“自頂向下”的設(shè)計(jì)方法，即現(xiàn)有頂層設(shè)計(jì)，再有細(xì)節(jié)設(shè)計(jì)。比如先有整個(gè)項(xiàng)目的功能框圖、數(shù)據(jù)流程圖等，然后再細(xì)分功能到一級(jí)...

2023-09-07 標(biāo)簽：fpgaFPGA設(shè)計(jì)接口 739 0

如何用XSCT通過(guò)APB接口來(lái)讀GT的寄存器

在debug GT的時(shí)候，有時(shí)候需要讀出一些寄存器來(lái)分析。這篇文章介紹一種通過(guò)AXI4 Lite或者APB3接口從XSCT來(lái)讀Versla GT的寄存器的方法。

2023-12-08 標(biāo)簽：寄存器接口總線 721 0