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      標(biāo)簽　>　quartus

      quartus

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      Quartus II design 是最高級(jí)和復(fù)雜的，用于system-on-a-programmable-chip （SOPC）的設(shè)計(jì)環(huán)境。 Quartus II design 提供完善的 timing closure 和 LogicLock? 基于塊的設(shè)計(jì)流程。

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      quartus百科

      　　Quartus II design 是最高級(jí)和復(fù)雜的，用于system-on-a-programmable-chip （SOPC）的設(shè)計(jì)環(huán)境。 Quartus II design 提供完善的 timing closure 和 LogicLock? 基于塊的設(shè)計(jì)流程。Quartus II design是唯一一個(gè)包括以timing closure 和 基于塊的設(shè)計(jì)流為基本特征的programmable logic device （PLD）的軟件。 Quartus II 設(shè)計(jì)軟件改進(jìn)了性能、提升了功能性、解決了潛在的設(shè)計(jì)延遲等，在工業(yè)領(lǐng)域率先提供FPGA與mask-programmed devices開發(fā)的統(tǒng)一工作流程。

      　　Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境， 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。當(dāng)前官方提供下載的最新版本是v18.0。

      　　Altera Quartus II （3.0和更高版本）設(shè)計(jì)軟件是業(yè)界唯一提供FPGA和固定功能HardCopy器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具。工程師使用同樣的低價(jià)位工具對 Stratix FPGA進(jìn)行功能驗(yàn)證和原型設(shè)計(jì)，又可以設(shè)計(jì)HardCopy Stratix器件用于批量成品。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用Quartus II軟件評估HardCopy Stratix器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。

      　　Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。

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      quartus資料下載

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      類別：FPGA/ASIC 2009-04-21 標(biāo)簽：Quartus

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      quartus資訊

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