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SystemVerilog調(diào)試過(guò)程中常用的方法和技巧

使用ctags掃描工作目錄，建立基于語(yǔ)法元素的索引，配合Vim可以實(shí)現(xiàn)語(yǔ)法元素的快速跳轉(zhuǎn)。

2023-01-09 標(biāo)簽：RTLUVMpython 2383 0

Vivado里如何手動(dòng)調(diào)整編譯順序

通常情況下，一旦創(chuàng)建好Vivado工程，添加了相應(yīng)的RTL文件，Vivado會(huì)自動(dòng)找到設(shè)計(jì)的頂層文件，正確地顯示設(shè)計(jì)層次。在這個(gè)過(guò)程中，Vivado會(huì)自...

2023-01-06 標(biāo)簽：文件RTL編譯 3543 0

如何避免組合邏輯程序中的意外鎖存

組合邏輯描述了門級(jí)電路，其中邏輯塊的輸出直接反映到該塊的輸入值的組合，例如，雙輸入AND門的輸出是兩個(gè)輸入的邏輯與。如果輸入值發(fā)生變化，輸出值將反映這一...

2022-12-15 標(biāo)簽：編程鎖存器RTL 1534 0

RISC-V處理器驗(yàn)證：瑞士奶酪模型驗(yàn)證應(yīng)用

而今，除了少數(shù)應(yīng)用外，最先進(jìn)的處理節(jié)點(diǎn)對(duì)所有應(yīng)用而言都太過(guò)昂貴。在大多數(shù)情況下，架構(gòu)創(chuàng)新是提供更高性能的唯一途徑。對(duì)于計(jì)算要求較高的應(yīng)用而言，理想情況下...

2022-12-14 標(biāo)簽：處理器socRTL 2459 0

從RTL追蹤到Scala

　　在三天前SpinalHDL1.8.0正式上線，在這次更新中增加了Scala代碼和生成的RTL代碼之間的對(duì)照功能，也就是說(shuō)我們可以在生成的RTL代碼中...

2022-12-09 標(biāo)簽：RTL代碼scala 1075 0

邏輯綜合與物理綜合

利用工具將RTL代碼轉(zhuǎn)化為門級(jí)網(wǎng)表的過(guò)程稱為邏輯綜合。綜合一個(gè)設(shè)計(jì)的過(guò)程，從讀取RTL代碼開(kāi)始，通過(guò)時(shí)序約束關(guān)系，映射產(chǎn)生一個(gè)門級(jí)網(wǎng)表。

2022-11-28 標(biāo)簽：物理綜合RTL觸發(fā)器 2369 0

推薦一個(gè)Joules里十分好用的小功能—Xreplay.Joules

設(shè)計(jì)團(tuán)隊(duì)會(huì)提供給實(shí)現(xiàn)團(tuán)隊(duì)RTL 跟RTL 對(duì)應(yīng)的仿真波形，而RTL 仿真波形中只有 “state points” 的信息<所謂state poin...

2022-11-25 標(biāo)簽：VCDRTL 4013 0

RTL建模中的函數(shù)和任務(wù)討論

函數(shù)和任務(wù)可以在使用它們的模塊或接口中定義。定義可以出現(xiàn)在調(diào)用函數(shù)或任務(wù)的語(yǔ)句之前或之后完成，函數(shù)和任務(wù)也可以在包中定義，然后導(dǎo)入到模塊或接口中，包導(dǎo)入...

2022-11-09 標(biāo)簽：fpgaasicRTL 962 0

詳細(xì)描述和解釋GOF ECO每一個(gè)步驟的實(shí)現(xiàn)方法和注意事項(xiàng)

GOF ECO不僅大大縮短了芯片ECO的Turn-around時(shí)間，還大大提升了芯片復(fù)雜邏輯ECO的成功率。

2022-11-07 標(biāo)簽：RTLDFTGUI 1710 0

RTL與網(wǎng)表的一致性檢查

在芯片設(shè)計(jì)的中間和最后階段，比如綜合、DFT、APR、ECO等階段，常常要檢查設(shè)計(jì)的一致性。也叫邏輯等價(jià)性檢查（Logic Equivalence Ch...

2022-11-07 標(biāo)簽：RTL網(wǎng)表 3337 0

RTL表達(dá)式和運(yùn)算符

經(jīng)過(guò)幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來(lái)就是RTL表達(dá)式和運(yùn)算符。

2022-11-03 標(biāo)簽：硬件編程RTL 1175 0

決策語(yǔ)句允許程序塊的執(zhí)行流程

SystemVerilog case語(yǔ)句與C switch語(yǔ)句類似，但有重要區(qū)別。SystemVerilog不能使用break語(yǔ)句（C使用break從s...

2022-10-27 標(biāo)簽：硬件HDL編碼 833 0

RTL表達(dá)式和運(yùn)算符

決策語(yǔ)句（Decision statements）允許程序塊的執(zhí)行流程根據(jù)設(shè)計(jì)中信號(hào)的當(dāng)前值分支到特定語(yǔ)句。SystemVerilog有兩個(gè)主要的決策語(yǔ)...

2022-10-21 標(biāo)簽：硬件編碼RTL 1209 0

systemverilog的決策語(yǔ)句if…else語(yǔ)句介紹

決策語(yǔ)句（Decision statements）允許程序塊的執(zhí)行流程根據(jù)設(shè)計(jì)中信號(hào)的當(dāng)前值分支到特定語(yǔ)句。

2022-10-21 標(biāo)簽：Verilog鎖存器RTL 2797 0

拆解USB無(wú)線網(wǎng)卡過(guò)程

USB無(wú)線網(wǎng)卡非常小巧，以至于會(huì)好奇，電路板是怎么塞進(jìn)去的

2022-10-19 標(biāo)簽：usbRTL無(wú)線網(wǎng)卡 2347 0

什么是功能ECO？為什么許多功能ECO解決方案無(wú)此效果？

大多數(shù)芯片設(shè)計(jì)團(tuán)隊(duì)在這一環(huán)節(jié)使用新思科技的數(shù)字設(shè)計(jì)產(chǎn)品系列，即Design Compiler或Fusion Compiler解決方案。

2022-10-19 標(biāo)簽：寄存器RTLECO 1475 0

和大家聊聊IC芯片驗(yàn)證中的風(fēng)險(xiǎn)

第一個(gè)，spec 理解錯(cuò)誤。這個(gè)問(wèn)題比較致命。有些bug是designer理解錯(cuò)了spec導(dǎo)致的，然后dv也理解錯(cuò)了，最終導(dǎo)致bug沒(méi)有驗(yàn)證出來(lái)。

2022-10-17 標(biāo)簽：RTLIC芯片 1465 0

集中式的版本控制和分布式版本控制介紹

版本控制系統(tǒng)就是一種用于多人協(xié)同開(kāi)發(fā)的技術(shù)，可以管理我們對(duì)文件、目錄或工程等內(nèi)容的修改歷史，方便查看更改歷史記錄，還可以恢復(fù)以前的版本。

2022-10-14 標(biāo)簽：RTL數(shù)字ICsvn 1809 0