基于RF?SIP 集成架構(gòu)的射頻系統(tǒng)技術(shù)

摘 要：軍事電子裝備和民用通信系統(tǒng)復(fù)雜度日益提升， 射頻（RADIO FREQUENCｙ，RF） 集成技術(shù)正從傳統(tǒng)的混合集成技術(shù)或多芯片組件技術(shù)向芯片化的系統(tǒng)級(jí)封裝技術(shù)（SｙSTEM IN PACKAGING，SIP） 快速發(fā)展。對(duì)射頻系統(tǒng)級(jí)封裝（RF?SIP） 中的高性能互連技術(shù)需求進(jìn)行了分析， 依據(jù)先進(jìn)封裝互連技術(shù)的發(fā)展趨勢(shì)， 總結(jié)了芯片倒裝集成、 芯片埋置與扇出以及三維堆疊等技術(shù)在面向 RF?SIP 應(yīng)用的最新研究進(jìn)展， 最后提出了射頻系統(tǒng)級(jí)封裝互連技術(shù)的主要挑戰(zhàn)和發(fā)展方向。

0　引言

現(xiàn)代軍事電子裝備的發(fā)展對(duì)射頻系統(tǒng)提出了微型化、多功能、可重構(gòu)的需求［1］ ，射頻系統(tǒng)功能復(fù)雜度日益提升。有源相控陣（ACTIVE ELECTRONICALLｙ SCANNED ARRAｙ，AESA） 技術(shù)要求射頻系統(tǒng)實(shí)現(xiàn)高性能、可擴(kuò)展、 低成本以及低剖面等特性，當(dāng)前射頻系統(tǒng)集成架構(gòu)從多芯片組件（MULTI?CHIP MODULE，MCM） 向系統(tǒng)級(jí)封裝（SｙSTEM IN PACKAGING， SIP） 方向發(fā)展［2?3］。在SIP的集成架構(gòu)下，通過異構(gòu)集成技術(shù)將多個(gè)不同功能的有源、 無源器件高密度地集成在單一封裝內(nèi)， 形成具有系統(tǒng)或子系統(tǒng)功能的單元。射頻系統(tǒng)級(jí)封裝（RF?SIP） 通常采用 BGA、LGA 等標(biāo)準(zhǔn)的器件封裝形式， 以便進(jìn)一步地通過表面貼裝技術(shù)（SURFACEMOUNTED TECHNOLOGｙ， SMT） 在系統(tǒng)母板上集成， 形成更為復(fù)雜和完整的電子系統(tǒng)［4］ 。

相比 MCM 集成， 采用 RF?SIP 集成架構(gòu)的射頻系統(tǒng)主要優(yōu)勢(shì)如下：

1）在后摩爾時(shí)代的技術(shù)趨勢(shì)下， 射頻系統(tǒng)可持續(xù)吸收異構(gòu)集成（HETEROGENEOUS INTEGRATION） ／ 系統(tǒng)級(jí)封裝的最新技術(shù)， 實(shí)現(xiàn)更復(fù)雜、 更高性能的系統(tǒng)集成；

2）RF?SIP 采用標(biāo)準(zhǔn)的封裝形式， 產(chǎn)品結(jié)構(gòu)、 工藝方法具有較強(qiáng)的規(guī)范性和通用性， 因此新產(chǎn)品導(dǎo)入周期短，可快速進(jìn)入批量生產(chǎn)， 制造成本低；

3）利用高低頻復(fù)合母板， 通過 SMT 工藝實(shí)現(xiàn)RF?SIP 與電源、 數(shù)字處理及天線等功能單元之間的板級(jí)系統(tǒng)集成，消除體積龐大的射頻／ 低頻電纜， 大幅提升系統(tǒng)集成密度及可靠性。 基于以上顯著優(yōu)勢(shì)， RF?SIP 在國(guó)內(nèi)外得到了廣泛的研究與應(yīng)用。民用移動(dòng)通信設(shè)備的射頻前端模塊主要采用 SIP 技術(shù)實(shí)現(xiàn)， 支撐SUB?6GHｚ 到毫米波， 甚至亞太赫茲頻段的應(yīng)用［5?6］ 。在軍事電子裝備領(lǐng)域， 面向輕薄化低剖面天線陣面的發(fā)展需求，采用 RF?SIP 集成技術(shù)實(shí)現(xiàn)收發(fā)組件（TRANS?MITTER AND RECEIVER， T ／ R） “芯片化” 是一個(gè)重要的技術(shù)趨勢(shì)［7］ ，尤其在陣元間距僅幾個(gè)毫米的毫米波頻段更是如此［8］ 。 互連技術(shù)是 SIP 的核心使能技術(shù)。相對(duì)于傳統(tǒng)的引線鍵合技術(shù)， 處于研究和應(yīng)用前沿的先進(jìn)封裝互連技術(shù)包括芯片倒裝（FLIP CHIP） 、 芯片埋置與扇出（CHIP EMBEDDED AND FAN?OUT） 以及三維堆疊（3DSTACKING） 等。射頻電路系統(tǒng)通常包含多樣化的元器件和零部件，如化合物半導(dǎo)體、 硅基射頻芯片、集成 無 源 器 件 （INTEGRATED PASSIVE DEVICES，IPD） 、MEMS 等， 這些器件采用了不同的材料和工藝， 互連和封裝要求差異大， 因此 RF?SIP 具有非常鮮明的異構(gòu)集成特征， 并傾向于綜合采用多種先進(jìn)互連技術(shù)。

以美國(guó)國(guó)防高級(jí)研究計(jì)劃局（DARPA） 主導(dǎo)的毫米波數(shù)字陣列項(xiàng)目（MIDAS） 為例， RAｙTHEON 公司的 4 × 4 子陣單元中， 綜合利用了硅基轉(zhuǎn)接板、有機(jī)高 密 度 基 板、 再 布 線 層 （ REDISTRIBUTE LAｙER，RDL） 、 微凸點(diǎn)倒裝等技術(shù)， 將硅基 ASIC 多功能芯片、 磷化銦（INP） 低噪放／ 功放以及低剖面寬帶陣列天線進(jìn)行堆疊集成， 展示了一種 18GHｚ ～ 50GHｚ 超寬帶應(yīng)用的低剖面三維異構(gòu)集成架構(gòu)［9］ ， 如圖1所示。該項(xiàng)目的另一研究團(tuán)隊(duì)（NORTHROP GRUMMAN ／ QOR?VO） 采用銅柱凸點(diǎn)、 熱過孔（HOT?VIA） 等互連結(jié)構(gòu)， 通過多金屬與多溫度的鍵合技術(shù)將硅轉(zhuǎn)接板、砷化鎵 （GAAS） 射頻芯片、 鍺硅（SIGE） 有源轉(zhuǎn)接板、 CMOS 芯片實(shí)現(xiàn)可靠的垂直堆疊互連， 如圖 2所示［10］ 。

由于分布參數(shù)的作用， RF?SIP 集成方案的選擇對(duì)射頻信號(hào)的傳輸、 增益、 噪聲、 功率以及隔離等系統(tǒng)指標(biāo)有著直接的影響。先進(jìn)封裝互連技術(shù)應(yīng)用于RF?SIP 時(shí)將面臨射頻電路性能相關(guān)的挑戰(zhàn)， 本文重點(diǎn)綜述了 RF?SIP 中的芯片倒裝、 芯片埋置與扇出、 三維堆疊三類先進(jìn)封裝互連技術(shù)的研究進(jìn)展。

1　芯片倒裝技術(shù)

傳統(tǒng)的射頻封裝或模塊通常采用引線鍵合技術(shù)，但由于基板上的鍵合焊盤必須布置在芯片的外圍， 加之鍵合引線必須存在一定的高度， 因此互連結(jié)構(gòu)大， 封裝內(nèi)空間利用率低， 集成密度難以進(jìn)一步提升。芯片倒裝技術(shù)通過互連材料將芯片有源面與基板焊盤進(jìn)行組裝，相對(duì)引線鍵合，射頻芯片倒裝的主要技術(shù)優(yōu)勢(shì)如下：

1）互連距離短、 分布參數(shù)小、 一致性好， 尤其在毫米波頻段互連性能優(yōu)異；

2）利用芯片底部面積以面陣的方式與基板在垂直方向互連， 互連結(jié)構(gòu)幾乎不占用額外的封裝空間， 集成密度高；

3）有效降低封裝高度， 有利于封裝的三維堆疊集成， 構(gòu)建復(fù)雜功能的 RF?SIP。

射頻芯片倒裝技術(shù)的研究在 20 世紀(jì)90 年代就已開始［11?12］ ， 但由于射頻芯片的 I ／ O 數(shù)量少， 單個(gè)I ／ O 的互連成本相對(duì)引線鍵合優(yōu)勢(shì)并不明顯， 再加上化合物半導(dǎo)體射頻芯片因環(huán)保和工藝的差異，在利用硅芯片成熟的微凸點(diǎn)產(chǎn)業(yè)鏈能力上存在障礙， 導(dǎo)致了射頻芯片倒裝技術(shù)的應(yīng)用速度遠(yuǎn)慢于數(shù)字芯片。但隨著技術(shù)的成熟和產(chǎn)業(yè)規(guī)模的擴(kuò)大，化合物半導(dǎo)體FOUNDRｙ 公司發(fā)布了倒裝芯片工藝設(shè)計(jì)套件（PROCESS DESIGN KITS， PDK） ， GAAS 和硅基射頻芯片的倒裝技術(shù)已得到大量的應(yīng)用。在 GAN 芯片方面的技術(shù)也即將走向量產(chǎn)應(yīng)用， 如 QORVO公司獲得美國(guó)國(guó)防部 “ COPPER?PILLAR?ON?GAN” 的項(xiàng)目合同， 目標(biāo)在 2022 年將 GAN 銅柱倒裝芯片技術(shù)從小批量的原型工藝推進(jìn)至高產(chǎn)量、 高可靠的 9 級(jí)制造成熟度。 面向低剖面雷達(dá)孔徑的應(yīng)用， 日本三菱電機(jī)［13］ 報(bào)道了一種 Ｘ 波段高功率 T ／ R 組件， 其中的SIGE 核心芯片、GAAS 低噪放以及 GAN 功放／ 開關(guān)芯片全部采用銅柱凸點(diǎn)倒裝集成在有機(jī)基板上，然后進(jìn)行塑封、 屏蔽層制作等工藝， 在尺寸僅9。 2MM × 9。 2MM × 2。 3MM 的 SIP 封裝中實(shí)現(xiàn)了 20W的發(fā)射功率， 如圖 3所示。在商業(yè)

無線通信應(yīng)用的射頻前端 SIP 中， 近年來倒裝射頻芯片已經(jīng)成為主流， 如 BROADCOM 公 司 2019 年 量 產(chǎn) 的 射 頻 前 端AFEM8092， 封裝的 29 顆 MMIC 全部基于倒裝技術(shù)集成， 封裝中芯片面積占比高達(dá) 40％ ， 而且由于消除了芯片粘結(jié)、 引線鍵合等工序， 制造流程簡(jiǎn)化，整體成本下降， 如圖 4 所示。

RF?SIP 中的芯片倒裝技術(shù)主要包括芯片?封裝協(xié)同設(shè)計(jì)、 射頻芯片凸點(diǎn)制備、 射頻高密度基板、倒裝集成裝配、可靠性技術(shù)等要素。在 RF?SIP 中應(yīng)用芯片倒裝技術(shù)， 需重點(diǎn)在芯片?封裝協(xié)同設(shè)計(jì)和射頻芯片凸點(diǎn)制備兩個(gè)維度作特殊的考慮。 與數(shù)字電路不同， 射頻芯片表面設(shè)計(jì)有大量的傳輸線、電感等無源元件， 其傳輸阻抗、 Q 值等參數(shù)易受凸點(diǎn)焊接后的高度、 使用的底部填充和基板材料的影響， 因此射頻倒裝芯片通常需要與封裝進(jìn)行協(xié)同設(shè)計(jì)［14］ ?？紤]到裝配工藝的精度遠(yuǎn)低于晶圓工藝， 為降低封裝對(duì)芯片性能的影響，一種思路是在芯片中采用共面波導(dǎo)傳輸線（CPW） ，將傳輸線電場(chǎng)約束在 CPW 的縫隙附近， 并在此基礎(chǔ)上進(jìn)一步優(yōu)化芯片到基板之間的距離［14?15］ ；另一種思路是采用晶圓級(jí)封裝（WAFER LEVEL PACKAGING，WLP） 在芯片表面增加低介電常數(shù)的厚介質(zhì)和再布線層（REDISTRIBUTIONLAｙER， RDL） ［16］ ， 甚至設(shè)置接地層形成 “反轉(zhuǎn)傳輸線” 結(jié)構(gòu)［17?18］ ， 屏蔽安裝基板對(duì)芯片性能的影響， 如圖 5 和圖6 所示。

中國(guó)電科29所［19］ 總結(jié)和對(duì)比了射頻芯片中焊料球凸點(diǎn)、銅柱凸點(diǎn)以及金球凸點(diǎn)這三種主流的凸點(diǎn)制備技術(shù)和應(yīng)用特點(diǎn)。其中，金球凸點(diǎn)與化合物半導(dǎo)體芯片的金屬化體系（AU） 兼容，無須制作UBM層，具有較好的靈活性。帶焊料帽的銅柱凸點(diǎn)制備工藝顯然更為復(fù)雜，但可獲得更小的互連節(jié)距（≤100μM） ，是倒裝芯片技術(shù)應(yīng)用的關(guān)鍵技術(shù)之一。為解決凸點(diǎn)電鍍和晶圓減薄過程中的破片問題，需要重新設(shè)計(jì)晶圓的后道工藝流程，并優(yōu)化晶圓減薄所采用的臨時(shí)鍵合工藝。圖7給出了一種可行的GAAS晶圓銅柱凸點(diǎn)工藝流程［20］ 。

2　芯片埋置與扇出技術(shù)

芯片埋置與扇出技術(shù)指基于晶圓級(jí)或面板級(jí)工藝，將器件埋置于塑封料或者基板之中， 然后通過 RDL 扇出器件的 I ／ O 端口并形成封裝［21］ 。當(dāng)埋置多顆不同種類的器件時(shí)， 即可形成 SIP［22?23］ 。扇出技術(shù)通過微孔和 RDL 實(shí)現(xiàn)芯片?封裝的互連，由于互連距離短，分布參數(shù)（RLC） ?。?4］ ，毫米波頻段互連性能優(yōu)勢(shì)明顯［25?26］ 。如圖 8 和圖 9 所示， 分布參數(shù)、 插入損耗相比倒裝互連下降至少 50％ ，更遠(yuǎn)優(yōu)于引線鍵合。因此， 芯片埋置與扇出互連技術(shù)能很好地適應(yīng)微波／毫米波的應(yīng)用需求。

自 INFINEON 公司 2009年將基于塑封重構(gòu)晶圓工藝路線的 EWLB （EMBEDDED WAFER?LEVEL BALL GRIDARRAｙ） 投入量產(chǎn)以來，埋置與扇出工藝作為一種先進(jìn)封裝技術(shù)得到了迅速的發(fā)展， 并衍生出眾多的技術(shù)變體。除了已得到較充分研究和成熟應(yīng)用的“芯片先裝／面朝下（CHIP FIRST ／ FACE DOWN） ”、 “芯片先裝／ 面朝上（CHIP FIRST ／ FACE UP） ”、 “芯片后裝／ 面朝下（CHIPLAST ／ FACE DOWN） ” 這三種基于塑封工藝的技術(shù)形態(tài)［27］ 外， 最近還發(fā)展了基于硅、 玻璃、金屬以及陶瓷等材料作為埋置材料的扇出系統(tǒng)級(jí)封裝。華天科技［28］ 展示了在硅晶圓上通過 BOSCH 工藝刻蝕高精度盲腔并采用光敏干膜壓膜技術(shù)埋置了毫米波芯片的封裝案例，該方案得益于硅晶圓的高導(dǎo)熱性， 因此散熱性能優(yōu)良［29］ 。

此外，由于芯片與埋置材料為同質(zhì)材料， 克服了塑封重構(gòu)晶圓在多芯片封裝時(shí)翹曲控制的難題［30］ 。玻璃以其良好的尺寸穩(wěn)定性、 優(yōu)良的高頻介電性能以及可制作高密度垂直互連通孔（THROUGHGLASS VIA， TGV）等 獨(dú) 特 優(yōu) 勢(shì)， 也 被 應(yīng) 用 到 RF?SIP 扇 出 封 裝中［25， 31?32］ 。美國(guó)休斯實(shí)驗(yàn)室（HRL） 提出了一套面向高性能相控陣應(yīng)用的金屬埋置芯片組裝工藝（METAL?EMBEDDED CHIP ASSEMBLｙ，MECA ） 。

如 圖 10 所示［33?34］ ， 包含 GAN 毫米波功放芯片在內(nèi)的多顆異質(zhì)芯片在室溫下臨時(shí)鍵合到載片上，之后通過電鍍銅填充工藝將所有芯片進(jìn)行埋置，去掉臨時(shí)載片之后制作空氣橋進(jìn)行芯片互連。MECA 提供了良好的散熱環(huán)境， 相比 AUSN 共晶到鎢銅熱沉的工藝， GAN芯片輸出功率提升了 42％ 。此外， 國(guó)內(nèi)基于多層共燒陶瓷（如 ALN） 制作盲腔，利用苯并環(huán)丁烯（BENｚO?CｙCLO?BUTENE， BCB） 作為填充介質(zhì)預(yù)埋置芯片， 然后采用CMP 工藝平坦化并露出芯片凸點(diǎn)， 進(jìn)一步制作 RDL 互連。中國(guó)電科 38 所［35］ 和14 所［36］ 分別對(duì)陶瓷盲腔的激光加工技術(shù)和埋置應(yīng)力進(jìn)行了研究，成功制作了陶瓷基的射頻埋置扇出系統(tǒng)級(jí)封裝電路結(jié)構(gòu)， 在保留了多層陶瓷封裝高導(dǎo)熱、 高布線層數(shù)等原有特點(diǎn)的同時(shí)， 利用RDL 技術(shù)提升了互連性能并降低了封裝剖面厚度。

3　三維堆疊技術(shù)

三維堆疊技術(shù)在 Ｚ 方向上擴(kuò)展 SIP的集成維度是異構(gòu)集成公認(rèn)的技術(shù)方向， 然而射頻鏈路中大量的無源器件采用分布參數(shù)設(shè)計(jì)， 當(dāng)芯片或封裝基板緊密堆疊時(shí)， 電磁場(chǎng)的耦合可能導(dǎo)致電路性能嚴(yán)重下降甚至不能正常工作。因此，充分考慮射頻性能的約束是RF?SIP 應(yīng)用三維堆疊技術(shù)的關(guān)鍵。從堆疊互連的對(duì)象不同， 三維堆疊技術(shù)可分為芯片堆疊（3D?IC） 和封裝堆疊（PACKAGING ON PACKA?GING， POP） 兩大類型。 射頻電路的芯片?芯片堆疊較早的嘗試是諾斯洛普空間技術(shù)公司（NGST） 2007 年開發(fā)的晶圓級(jí)組裝（WAFER SCALE ASSEMBLｙ，WSA） 技術(shù)［37］ ，通過晶圓級(jí) AU?IN 低溫鍵合形成腔內(nèi)互連（INTRA?CAVITｙ INTER?CONNECTIONS， ICIC ） ， 實(shí) 現(xiàn) 了 僅 2。

5MM× 2MM ×0。 46MM 的超小型氣密封裝 Ｘ頻段 T ／ R 組件， 相比傳統(tǒng)金屬封裝， 體積和質(zhì)量?jī)H為原來的 1 ／ 1000［38］ ，如圖 11 所示。NGST 進(jìn)一步開發(fā)了 KU、 Q、 W 等頻段的三維集成芯片， 并取得了與傳統(tǒng)芯片幾乎相同的性能，但傳統(tǒng)芯片設(shè)計(jì)移植到新的 WSA 體系必須重新進(jìn)行仿真設(shè)計(jì)， 以評(píng)估封裝的空氣腔對(duì)性能的影響， 并通過電路的調(diào)整優(yōu)化實(shí)現(xiàn)預(yù)定的性能指標(biāo)。為了充分利用不同材料和不同工藝的成熟半導(dǎo)體技術(shù)，以高性價(jià)比構(gòu)建性能優(yōu)越的微系統(tǒng)， DARPA 在 2013 年啟動(dòng)了多樣化可用異構(gòu)集成項(xiàng)目（DIVERSE ACCESSIBLEHETEROGENEOUS INTEGRA?TION， DAHI） ， 采用芯粒集成（CHIPLET） 、晶圓鍵合以及外延轉(zhuǎn)移等技術(shù)實(shí)現(xiàn)了例如 GAN HEMT、 INPHBT、 CMOS 等芯片間低寄生效應(yīng)的緊密垂直堆疊互連， 如圖 12 所示［39］ 。

在 DAHI 項(xiàng)目所展示的集成范式下， 所集成的芯片無需更改其制程即可實(shí)現(xiàn)廣泛來源的晶體管級(jí)集成，有關(guān) DAHI 的研究成果已有較好的文獻(xiàn)綜述可供參考［39?41］ 。與此類似的異構(gòu)芯片堆疊集成技術(shù)在國(guó)內(nèi)也得到了研究和開發(fā)，如中國(guó)電科 13 所公布的發(fā)明專利［42］ 闡述了一種多通道幅相控制芯片，由上層的硅基 CMOS 譯碼電路芯片與下層的 GAAS 射頻芯片通過直徑 50μM～ 80μM 的金球鍵合實(shí)現(xiàn)垂直堆疊。射頻芯片與數(shù)字芯片的直接混合堆疊無需額外的轉(zhuǎn)接板， 集成密度和成本優(yōu)勢(shì)明顯， 未來的工程應(yīng)用將迅速增長(zhǎng)。

因芯片尺寸的限制， 僅通過芯片?芯片的三維堆疊集成難以滿足電路的復(fù)雜度和集成規(guī)模需求，因此有必要在封裝級(jí)的三維堆疊基礎(chǔ)上進(jìn)一步拓展集成密度，并借助封裝結(jié)構(gòu)提升封裝內(nèi)解決電磁兼容難題的靈活性。單獨(dú)的封裝堆疊單元由基板及裝配的芯片構(gòu)成， 典型的基板包括有機(jī)基板［43?44］ 、 薄膜陶瓷基板［45］ 、 共燒多層陶瓷基板［46］ 、硅基板［47?48］ 、 玻璃基板［49］ 等。此外， 實(shí)現(xiàn)塑封穿孔互連（THROUGH MOLDING VIA，TMV） 的扇出封裝［50］也可作為堆疊單元。混合基板封裝的堆疊可充分發(fā)揮不同基板技術(shù)的優(yōu)勢(shì)， 以滿足更為復(fù)雜的系統(tǒng)集成需求， 如圖 13 所示［51］ 的 4 通道發(fā)射模塊， 它采用了 TSV 和 LTCC 基板混合封裝堆疊方案，其中天線單元集成到 LTCC 基板上， 有效提升了系統(tǒng)集成度。一般來說， 不同的基板在封裝中應(yīng)用特點(diǎn)各異， 歸納如表 1 所示。但需要指出的是， 隨著新的基板技術(shù)持續(xù)突破，優(yōu)勢(shì)和劣勢(shì)對(duì)比并非一成不變。早期的堆疊互連技術(shù)多采用毛紐扣彈性互連方案［52］ ， 但由于毛紐扣的互連中心距和厚度均在毫米量級(jí)， 無法滿足系統(tǒng)級(jí)封裝需求。因此，封裝堆疊主要采用 BGA 焊球互連［43］ 、 微凸點(diǎn)互連［51，53］ 以及晶圓鍵合互連［54?55］ 等技術(shù)。

4　RF?SIP互連技術(shù)面臨的挑戰(zhàn)與發(fā)展方向

微電子技術(shù)已進(jìn)入異構(gòu)集成時(shí)代， 將系統(tǒng)級(jí)封裝前沿技術(shù)應(yīng)用到電子信息裝備是一項(xiàng)重大的課題，如：美國(guó)國(guó)防部（DOD） 于 2019 年啟動(dòng)了高水平異質(zhì)異構(gòu)集成與封裝（STATE OF THE ART HETEROGENE?OUS INTEGRATION ANDPACKAGING， SHIP） 項(xiàng)目， 正在充分整合 QORVO 等行業(yè)領(lǐng)先公司的最新射頻異構(gòu)封裝技術(shù)， 滿足下一代相控陣?yán)走_(dá)系統(tǒng)、無人機(jī)、 電子戰(zhàn)以及衛(wèi)星通信系統(tǒng)在體積、 質(zhì)量、 功耗和成本（SWAP?C） 上的需求。結(jié)合 RF?SIP 的需求， 應(yīng)重點(diǎn)關(guān)注以下先進(jìn)封裝互連技術(shù)發(fā)展：

1）更高密度的無凸點(diǎn)互連技術(shù)。先進(jìn)工藝節(jié)點(diǎn)的硅基 RF?IC 已經(jīng)能夠處理高達(dá) 300GHｚ的射頻信號(hào)， 融合射頻與數(shù)字的混合信號(hào) SIP 將會(huì)加速發(fā)展， 并將采用 CHIPLET 集成方案低成本地實(shí)現(xiàn) IP 復(fù)用， 在獲得最佳系統(tǒng)性能的同時(shí)縮短產(chǎn)品開發(fā)周期?；旌闲盘?hào) SIP 對(duì)互連節(jié)距的要求將縮放至小于10μM 量級(jí)， 當(dāng)前成熟并且廣泛應(yīng)用的微凸點(diǎn)互連很可能成為瓶頸。基于以上需求， DIE?TO?WAFER［56］或 WAFER?TO?WAFER［57］ 無凸點(diǎn)直接鍵合（DBI） 可能是最優(yōu)的互連解決方案。

2）高頻高性能先進(jìn)基板材料。在無機(jī)基板材料方面， 玻 璃／ 石 英 具 有 低 介 電 常 數(shù) 和 低 成 本 優(yōu)勢(shì)［58?59］ ， 隨著玻璃穿孔互連工藝的成熟以及供應(yīng)鏈的完善， 工程應(yīng)用價(jià)值將逐步顯現(xiàn)；而硅材料在MEMS 技術(shù)中得到了廣泛深入的研究，在射頻系統(tǒng)級(jí)封裝領(lǐng)域正得到行業(yè)的密切關(guān)注［53， 55］ ；碳化硅、氮化硅等材料的熱導(dǎo)率、強(qiáng)度等性能突出， 有望在解決功率射頻系統(tǒng)級(jí)封裝中發(fā)揮重要價(jià)值。得益于 5G 毫米波商業(yè)化的推動(dòng)， 高頻低損耗有機(jī)基板材料的開發(fā)和應(yīng)用發(fā)展迅速［60?61］ ， 其中作為晶圓級(jí)封裝的關(guān)鍵材料， 介質(zhì)損耗（DF） 低至 10 － 3量級(jí)的光敏介質(zhì)對(duì)提升基板及 RDL 的射頻性能具有重要意義。

3）熱／ 電一體高性能互連技術(shù)。隨著 GAN 等器件功率密度的提升， RF?SIP 中的熱?電耦合更為緊密。因此， 在電互連結(jié)構(gòu)中同時(shí)實(shí)現(xiàn)高效的熱傳導(dǎo)具有良好的前景， 如通過密集的實(shí)心填充通孔解決玻璃轉(zhuǎn)接板散熱性能不足的問題［62］ 、 通過在TSV 轉(zhuǎn)接板中引入液冷流體實(shí)現(xiàn)大功率散熱［63］ 等。賓夕法尼亞大學(xué)的 SHOEMAKER 等［64］ 提出了在 GAN芯片上制作金剛石鈍化層， 再用金凸點(diǎn)倒裝集成到金剛石基板的互連架構(gòu)， “結(jié)?封裝” 熱阻可低于最新的金剛石上 GAN（GAN?ON?DIAMOND） 技術(shù)。這些新興的熱／ 電一體高性能互連技術(shù)仍處于原理驗(yàn)證階段， 后續(xù)亟需利用有效的熱阻分析方法［65］ 驗(yàn)證其性能， 并在工程環(huán)境下實(shí)現(xiàn)產(chǎn)品級(jí)的工藝整合。

4）芯片?封裝的協(xié)同設(shè)計(jì)與優(yōu)化技術(shù)。在高頻下， 封裝與芯片間存在的 “機(jī)、 電、 熱、 磁” 耦合對(duì)性能的影響已不可忽略。比如應(yīng)用倒裝或扇出互連技術(shù)時(shí)，RF 芯片中的傳輸線、 電感與封裝布線可能存在強(qiáng)烈的耦合， 底部填充材料除了提升產(chǎn)品可靠性， 也會(huì)改變傳輸線阻抗并可能使芯片性能漂移。為提高設(shè)計(jì)一次成功率，采用電磁仿真技術(shù)進(jìn)行芯片?封裝協(xié)同設(shè)計(jì)與優(yōu)化是 RF?SIP開發(fā)中的一項(xiàng)關(guān)鍵技術(shù)［66］ 。為了降低協(xié)同難度，需要針對(duì)特定的封裝工藝開發(fā)組裝設(shè)計(jì)套件（AS?SEMBLｙ DESIGN KITS，ADKS） ， 并在此基礎(chǔ)上建立基于模型驅(qū)動(dòng)的 EDA 設(shè)計(jì)環(huán)境， 實(shí)現(xiàn)芯片與封裝設(shè)計(jì)最大程度的解耦。

5　結(jié)論

先進(jìn)封裝互連技術(shù)是 RF?SIP 持續(xù)提升集成密度和性能的關(guān)鍵使能技術(shù)。芯片倒裝、 芯片埋置與扇出以及三維堆疊是目前主流和最重要的先進(jìn)互連技術(shù)：射頻芯片倒裝需要特別考慮芯片?封裝協(xié)同設(shè)計(jì)及化合物半導(dǎo)體芯片的微凸點(diǎn)制備工藝；在射頻系統(tǒng)級(jí)封裝領(lǐng)域出現(xiàn)了多種芯片埋置與扇出技術(shù)變體，在降低傳輸損耗、 提升功率等方面進(jìn)行了有效拓展；3D?IC 和 POP 兩個(gè)層面的三維堆疊互連為RF?SIP 的技術(shù)創(chuàng)新打開了新的維度。為滿足未來下一代電子信息裝備 SWAP?C 的需求， 射頻系統(tǒng)級(jí)封裝的互連技術(shù)應(yīng)重點(diǎn)關(guān)注無凸點(diǎn)互連、高頻高性能先進(jìn)基板材料、 熱／ 電一體高性能互連、芯片?封裝的協(xié)同設(shè)計(jì)與優(yōu)化等技術(shù)的發(fā)展。

編輯：黃飛