TSV立體堆疊技術(shù)已在各式應(yīng)用領(lǐng)域當(dāng)中嶄露頭角。TSV堆疊技術(shù)應(yīng)用于DRAM、FPGA、無(wú)線設(shè)備等應(yīng)用上,可提升其效能并維持低功耗,因而獲得半導(dǎo)體廠及類(lèi)比元件廠的青睞,盡管如此,若要加速TSV技術(shù)于市場(chǎng)上應(yīng)用的速度,仍須仰賴代工廠、IP供應(yīng)商、EDA廠與封測(cè)代工廠的共同合作。
上一期文章已針對(duì)影像感應(yīng)器、功率放大器與處理器等產(chǎn)品分析過(guò)如何應(yīng)用矽穿孔(TSV)做立體堆疊時(shí)的現(xiàn)況與預(yù)測(cè),因此本期將延續(xù)上期的討論,再涵蓋當(dāng)紅的商品應(yīng)用,讓讀者可以更清楚未來(lái)的走勢(shì)。
TSV搶進(jìn)熱門(mén)應(yīng)用市場(chǎng)
今日的可攜式設(shè)備幾乎把所有的事放在掌心中,只要按一個(gè)鈕,便可以瀏覽網(wǎng)際網(wǎng)路、收發(fā)郵件、觀看高畫(huà)質(zhì)電視或使用全球衛(wèi)星定位系統(tǒng)(GPS)等服務(wù)。多媒體的需求愈來(lái)愈多,也讓設(shè)計(jì)愈來(lái)愈復(fù)雜,設(shè)計(jì)人員無(wú)不希望在持續(xù)縮小的接腳結(jié)構(gòu)中取得更好的功能,但耗電要變少。
由于可攜式運(yùn)算需求愈來(lái)愈急迫,業(yè)界便開(kāi)始追求更進(jìn)階的記憶體技術(shù),讓可攜式設(shè)備擁有支援三維(3D)立體游戲以及家庭劇院標(biāo)準(zhǔn)1,080p,每秒六十個(gè)影格的影音設(shè)備等能力。在2013年,可攜式設(shè)備系統(tǒng)單晶片(SoC)的設(shè)計(jì)將須要超過(guò)10Gbit/s的記憶體頻寬之效能規(guī)格。另外,在可攜式產(chǎn)業(yè)尋求更好的記憶體技術(shù)并改善接腳尺寸的前提下,應(yīng)用TSV的3D IC概念提升耗電與效能并且同時(shí)顧慮成本效益將是一個(gè)可行方向(圖1)。
圖1 應(yīng)用堆疊晶片與TSV技術(shù)的3D IC封裝技術(shù)藍(lán)圖
對(duì)于寬輸入/輸出(Wide I/O)介面而言,應(yīng)用TSV堆疊動(dòng)態(tài)隨機(jī)存取記憶體(DRAM)在邏輯晶片上,可在每位元耗電只有一半的情況下,比LPDDR2技術(shù)的效能要快上二到四倍,這對(duì)業(yè)者而言,確實(shí)是有很大的誘因,以下說(shuō)明目前的應(yīng)用現(xiàn)況。
應(yīng)用于DRAM
在DRAM記憶體上,爾必達(dá)(Elpida)、三星(Samsung)與美光(Micron),目前都已開(kāi)始供應(yīng)使用TSV堆疊的DRAM樣本,這三家公司與恩益禧(NEC)、Oki Electric一齊發(fā)表了不少堆疊的概念,之所以使用這個(gè)技術(shù)來(lái)堆疊DRAM,主要當(dāng)然是為了效能、省電與尺寸大小等優(yōu)勢(shì)。
IBM的研究指出,當(dāng)想要擴(kuò)充DDP(Dual Die Package)以便支援1,333Mbit/s甚至到1,600Mbit/s的時(shí)候,最終將會(huì)須要用到TSV技術(shù),因?yàn)樵擁?xiàng)技術(shù)可以不使用打線鍵合(Wire Bonding),而讓DRAM堆疊封裝尺寸更小,并且具有更快的資料傳輸能力和頻寬。
已宣布破產(chǎn)的爾必達(dá),早在2009年時(shí)就已成功開(kāi)發(fā)出多層銅TSV堆疊的8Gb DRAM記憶體,這個(gè)DDR3 SDRAM可以有1,600Mbit/s的運(yùn)作速率,且在核心層間有1,030個(gè)互連(單一封裝中有8,357個(gè)凸塊互連,包含介面層),這個(gè)封裝高度最大僅1.3毫米(mm),里面包含八個(gè)核心層與一個(gè)介面層,目前8Gb TSV DRAM已開(kāi)始提供,而且很快便可以看到16Gb的產(chǎn)品(八層各2Gb的DRAM產(chǎn)品)出現(xiàn)。
以一個(gè)整合元件制造商(IDM)而言,三星比誰(shuí)都有能力來(lái)進(jìn)行3D IC的開(kāi)發(fā),市場(chǎng)消息指出,多年來(lái)三星已將3D封裝技術(shù)推展至不同的應(yīng)用上,目前他們的3D DRAM結(jié)構(gòu)可以支援四個(gè)Rank的動(dòng)作,含一個(gè)主控端(Master)與三個(gè)從屬端(Slave)晶片,并使用將近三百個(gè)TSV,這個(gè)元件可以支援功能模組化,且提供緩沖模組的解決方案,其中Master晶片是一個(gè)具有四片2Gb的DDR3 DRAM,且另有多Rank的控制回路,而Slave晶片都有2Gb的記憶體核心與晶圓級(jí)測(cè)試回路,這個(gè)元件的密度共8Gb,且每個(gè)堆疊都可以形成一個(gè)Rank,Master晶片可以當(dāng)成可絕緣通道(Channel)與Slave晶片間的緩沖區(qū),于是若在有四個(gè)Rank/Module與兩個(gè)Module/Channel的結(jié)構(gòu)下,可以讓輸入/輸出資料傳輸快到1,600Mbit/s,然而若是以傳統(tǒng)的QDP(Quad Die Package)結(jié)構(gòu)來(lái)進(jìn)行,傳輸速率則只能到1,066Mbit/s。
追求高效能電腦設(shè)備的制造業(yè)如伺服器制造商也對(duì)于TSV技術(shù)的改善空間非常感興趣。根據(jù)IBM的說(shuō)法,伺服器記憶體容量是以每代至少兩倍的速度成長(zhǎng),而由于消費(fèi)者對(duì)系統(tǒng)體積愈小愈好的偏好,限制了記憶體插槽的總數(shù)量,也讓記憶體模組密度須要設(shè)法往上提升,其中一個(gè)好方法,就是使用3D TSV技術(shù)制造伺服器的DRAM高階應(yīng)用。
JEDEC固態(tài)技術(shù)聯(lián)盟在2012年宣布一個(gè)新的行動(dòng)DRAM標(biāo)準(zhǔn)--JESD229 Wide I/O Single Data Rate(SDR)。由于Wide I/O行動(dòng)DRAM是一項(xiàng)突破性技術(shù),可滿足產(chǎn)業(yè)在增加整合層次與改善頻寬、延遲(Latency)、供電、重量與尺寸上的需求,因而可以讓智慧型手機(jī)、平板電腦、手持游戲機(jī)及其他可攜式元件得到效能、省電與縮小尺寸等的終極表現(xiàn),而這個(gè)標(biāo)準(zhǔn)主要訴求在于使用TSV的3D堆疊能力,把記憶體晶片直接堆疊互連到一個(gè)系統(tǒng)單晶片上時(shí)所需的標(biāo)準(zhǔn),其定義出相關(guān)的屬性、功能、交流(AC)與直流(DC)值以及Ball/Signal配置,特別適用需要極佳耗電效能與更大的記憶體頻寬(最大到17GB/s)之應(yīng)用,應(yīng)用實(shí)例包括3D游戲、高解析度視訊檔,或同時(shí)須要執(zhí)行多重應(yīng)用等,比起前一代的標(biāo)準(zhǔn)LPDDR2,在相同的耗電水準(zhǔn)下,Wide I/O的頻寬約兩倍。
瞄準(zhǔn)FPGA市場(chǎng)
使用3D結(jié)構(gòu)在邏輯元件上的優(yōu)點(diǎn),最有利的證據(jù)就在現(xiàn)場(chǎng)可編程閘陣列(FPGA)的應(yīng)用上。傳統(tǒng)FPGA包含一堆簡(jiǎn)單又可程式化的邏輯元件陣列,并且有可程式化的互連結(jié)構(gòu),因此可按照系統(tǒng)設(shè)計(jì)者的需求來(lái)規(guī)畫(huà)邏輯區(qū)塊的相連結(jié)構(gòu),但FPGA的效能會(huì)被占了晶片面積90%的互連結(jié)構(gòu)所限制住,且會(huì)造成40%?80%的元件延遲。
3D整合的技術(shù)于是找到了這個(gè)施力點(diǎn),因其可協(xié)助FPGA把可程式化的互連結(jié)構(gòu)從邏輯區(qū)塊中移除,轉(zhuǎn)而置放于堆疊體的其他層,因而減少原先的互連延遲現(xiàn)象,但是否可在FPGA上采用3D TSV,則仍須視晶圓代工廠是否有對(duì)應(yīng)的設(shè)計(jì)工具以及在300毫米晶圓應(yīng)用TSV的能力而定。
業(yè)界標(biāo)準(zhǔn)也是另一個(gè)問(wèn)題,舉例來(lái)說(shuō),對(duì)于在3D的設(shè)計(jì)上是要發(fā)展可制造性設(shè)計(jì)(DFM)或可測(cè)性設(shè)計(jì)(DFT)的標(biāo)準(zhǔn),也仍然引起許多的討論。美國(guó)電機(jī)暨電子工程師學(xué)會(huì)(IEEE)的3D Test Working Group提出IEEE 1838標(biāo)準(zhǔn),這個(gè)標(biāo)準(zhǔn)的內(nèi)容是希望可以在3D元件中定義出可當(dāng)作測(cè)試架構(gòu)的基礎(chǔ)結(jié)構(gòu)與描述語(yǔ)言,這個(gè)測(cè)試架構(gòu)非常關(guān)鍵,因?yàn)槠淇梢栽贗C制程中用來(lái)測(cè)試與確認(rèn)3D元件的品質(zhì),對(duì)于FPGA應(yīng)用3D技術(shù)非常關(guān)鍵。
強(qiáng)化無(wú)線設(shè)備性能
供應(yīng)無(wú)線設(shè)備的公司將TSV視為想增加處理器效能、強(qiáng)化處理器與記憶體間資料交換頻寬、改善資料存取耗電、限制電池耗電、低成本與小型化等優(yōu)勢(shì)時(shí)最具潛力的解決方案。
但目前的封裝技術(shù)都較局限于使用打線接合或覆晶技術(shù)來(lái)做立體堆疊,在某些應(yīng)用上,也會(huì)傾向于使用PoP(Package on Package)或PiP(Package in Package)等技術(shù),而CoC(Chip on Chip)也因無(wú)法完全滿足所有需求,而只被采用于部分應(yīng)用中,因此在這方面的應(yīng)用上,未來(lái)有絕對(duì)的市場(chǎng)空間可以發(fā)展。
除了以上的應(yīng)用外,TSV還引起其他半導(dǎo)體廠的興趣,舉例來(lái)說(shuō),類(lèi)比元件供應(yīng)商也規(guī)畫(huà)使用TSV,其主要是為了縮短設(shè)計(jì)時(shí)程,以便快速上市(約18個(gè)月),這主要是因?yàn)橛鞋F(xiàn)存的設(shè)計(jì)工具還可以沿用,而TSV連接元件時(shí),也可以混用各種技術(shù)或使用不同的技術(shù)節(jié)點(diǎn)(Technology Node),例如晶片部分可使用130奈米(nm)節(jié)點(diǎn)技術(shù)來(lái)設(shè)計(jì),也可以在其他部分應(yīng)用45奈米技術(shù)來(lái)進(jìn)行,在這樣的情況下會(huì)有不錯(cuò)的綜效,例如可以最佳化數(shù)位元件的技術(shù),卻不一定可以最佳化類(lèi)比元件,混合使用不同節(jié)點(diǎn)則可以順帶改善整合的彈性。
另外,由于晶片互連的總長(zhǎng)會(huì)縮短,且擁有較低的電容,因此也能降低更多的耗電,并且改善速度效能。但是,TSV應(yīng)用在混合數(shù)位與類(lèi)比元件下的缺點(diǎn),則可能包含在類(lèi)比晶片與高頻數(shù)位元件間,存在電磁與射頻(RF)的相互干擾現(xiàn)象。接著,討論目前這幾項(xiàng)應(yīng)用在市場(chǎng)上的預(yù)測(cè)值資料。
評(píng)論
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