易靈思Efinity入門(mén)使用-v8

一、 軟件預(yù)設(shè)置二、新建工程三、添加源文件四、添加管腳約束五、添加GPIO六、PLL設(shè)置 七、IPM添加IP八、添加debug九、下載十、仿真 十一、查看軟件版本 一、軟件預(yù)設(shè)置。 ?

選項(xiàng)	說(shuō)明
Usereditor	一般軟件自帶的編輯器功能有限，而外部編輯器功能要強(qiáng)大很多。所以建議大家使用外部編輯器。在User editor中輸入編輯器的路徑。
Use user editor as default editor for all files。	如果希望每次點(diǎn)擊文件時(shí)是通過(guò)外部編輯器打開(kāi)的，可以勾選Use user editor as default editor for all files。反之，如果希望使用自帶編輯器打開(kāi)則不用勾選。
Top level project path	指定新建工程目錄。
Enable flow data integrity check
Open last project on startup	如果勾選此選擇，會(huì)打開(kāi)上次關(guān)閉的工程
openfile usingdefault system application
Use lastwindow layoutsetting	使用上次軟件關(guān)閉時(shí)的窗口布局。
Auto-correct Tcl command	在tcl命令窗口中輸入命令時(shí)可以自動(dòng)修改存在的錯(cuò)誤。
Auto-loadPlace andRoute data	打開(kāi)軟件是自動(dòng)加載布局布線的數(shù)據(jù)。建議關(guān)閉。
Migrate interfacedesign withdevicechange	修改器件時(shí)，interface desiger中的配置也要修改。
EnableIP upgrades prompt on project load	用新版本打開(kāi)老的軟件建的工程時(shí)，打開(kāi)該選項(xiàng)會(huì)提示IP需要更新，如果不想更新IP可以關(guān)閉這個(gè)選項(xiàng)。

點(diǎn)擊preference，把Auto-load Place and route data前面的對(duì)勾去掉。其目的是為了防止軟件打開(kāi)工程時(shí)加載時(shí)間太長(zhǎng)。如果需要加載數(shù)據(jù)可以點(diǎn)擊Load Place and Route Data

二、新建工程

Step1:點(diǎn)擊設(shè)置

Step2:在Top level project path中輸入路徑

Step3:點(diǎn)擊File -> Open Project，路徑會(huì)指向step2中設(shè)置的路徑

注意：易靈思的工程名為.xml，而不是.peri.xml，.peri.xml用于存放interface designer中的參數(shù)設(shè)置。

Stp1:File -->Create ProjectStp2:在Project Editor中選擇路徑并輸入工程名Stp3:選擇器件（家族）及速率等級(jí) 輸入top module/Entity注意：如果沒(méi)有輸入top module名，軟件會(huì)自己選擇top module,編輯結(jié)果不正確。

把retiming和seq_opt設(shè)置為0

點(diǎn)擊ok，新建工程完成。

三、添加源文件

方法1：選擇Design右擊，點(diǎn)擊Create方法2：自己建立文件，添加文件到工程：Stp1:選擇Design右擊，點(diǎn)擊Add方法1:選擇Design右擊，點(diǎn)擊Add方法2：Project Editoràadd file Efinity還可以添加整個(gè)文件夾的文件，如圖選copy to project

四、管腳約束

這里我們以一個(gè)LED點(diǎn)燈為例，代碼如下：

Efinty是通過(guò)interface designer工具來(lái)設(shè)置IO等和外設(shè)相關(guān)的接口及電氣屬性的。Interface designer操作界面的打開(kāi)通過(guò)下面的Open Interface Desinger來(lái)實(shí)現(xiàn)。

Core 與interface的關(guān)系

Eifinty采用的把邏輯資源和硬核資源分開(kāi)的架構(gòu)，代碼部分只針對(duì)邏輯資源，也就是我們這里提到的Core,而IO及其他硬核部分的配置在interface Designer工具中。下圖是interface與Core的關(guān)系，它們之間通過(guò)被稱(chēng)作Siganl Interface的連線資源實(shí)現(xiàn)互聯(lián)。

因?yàn)榱?xí)慣問(wèn)題，使用者在最初一定會(huì)存在一些問(wèn)題，但是習(xí)慣之后它也是有不少優(yōu)勢(shì)存在的。比如說(shuō)，在前期的硬件設(shè)計(jì)中，只需要在Interface Designer中添加已添加的IO及其他需要的硬件接口，并通過(guò)一鍵檢測(cè)就可以很清楚的知道與外設(shè)的連接是否合理，不需要考慮內(nèi)部因?yàn)闆](méi)有完整的程序而可能被優(yōu)化的風(fēng)險(xiǎn)。另外有些interface的選項(xiàng)在修改之后可以不需要先編譯而直接生成數(shù)據(jù)流。

interface與core的關(guān)系

interface界面

Bank電壓的設(shè)置

告訴軟件FPGA目前的bank電壓，硬件電路的bank電壓要和interface中的一致，如果電壓設(shè)置不一致可能存在長(zhǎng)時(shí)間運(yùn)行致使芯片失效。設(shè)置位置在Device Setting -->I/O Banks

五 添加GPIO

Step1:右鍵選擇GPIO

Step2:根據(jù)選擇的是單線還是多線來(lái)選擇Create Block還是Create Bus

Step3:編輯IO屬性,IO屬性如下：

選項(xiàng)	選擇	說(shuō)明
Mode	Input, output, inout, clkout	Input:把FPGA管腳設(shè)置為輸入； Output:把FPGA管腳設(shè)置為輸出； Inout:把FPGA管腳設(shè)置為雙向管腳； Clkout:把FPGA管腳設(shè)置為時(shí)鐘輸出
Connection Type	Normal,gclk,pll_clkin,VREF	gclk走全局時(shí)鐘網(wǎng)線，可以驅(qū)動(dòng)PLL也可以直接驅(qū)動(dòng)內(nèi)部邏輯 用于普通的GPIO; PLL_CLKIN表示這個(gè)IO是用于驅(qū)動(dòng)PLL的; 用于存儲(chǔ)器的參考管腳
Register Option	None,register	是否添加IO寄存器，推薦添加。
I/O Standard	3.3v,1.8v,1.2V,1.5v	設(shè)置IO的電平
Double Data I/O Option	None,normal,resync	是否設(shè)置IO為雙延采樣
Clock		當(dāng)打開(kāi)IO寄存器時(shí)需要添加指定寄存器的時(shí)鐘
Drive Strength	1,2,3,4	設(shè)置輸出IO的驅(qū)動(dòng)能力
Enable Slew Rate	Yes,no	是否命名能slew rate

右鍵添加GPIO 針對(duì)上面的工程我們的參數(shù)設(shè)置如下：(1)Mode 設(shè)置為input(2) I/O Standard根據(jù)所在的Bank來(lái)選擇電壓Instacne Name: clkConnection Type : pll_clkin以arst_n為例 ：Mode : inputI/O standard :根據(jù)所在bank及bank電壓設(shè)置Connection Type: normalRegister Option: none 以4位輸出的led為例:(1)Name :o_led(3)位寬從3到0Mode: output對(duì)于總線信號(hào)想要再次編輯信號(hào)屬性時(shí)，需要點(diǎn)擊右側(cè)的Editbus property,

如果單獨(dú)編輯某個(gè)信號(hào)屬性是不能編輯的。如下圖所示。

IO分配點(diǎn)擊Show/Hide GPIO Resource Assigner，在Package Pin或者Resoure位置輸入管腳。

檢測(cè)Interface設(shè)計(jì)是否存在問(wèn)題。

保存設(shè)置，點(diǎn)擊Check Design，檢查interface是否存在問(wèn)題。

再點(diǎn)Generate Efinity Constraint Files，我們就可以在Result --> interface下面看到生成一些文件。通過(guò)xxx_template.v復(fù)制例化接口

六、PLL設(shè)置PLL是FPGA內(nèi)部常用的配置項(xiàng)。Ti60F225有4個(gè)PLL，如下圖所示，分別為PLL_BL,PLL_TL,PLL_TR和PLL_BR。

Instance Name	用戶定義
PLLResourec
Output ClockInversion	on,off	翻轉(zhuǎn)時(shí)鐘輸出
ConnectionType	gclk, rclk	時(shí)鐘類(lèi)型
Clock Source	External, Dynamic,Core	External指時(shí)鐘通過(guò)IO驅(qū)動(dòng)；Dynamic：支持多路時(shí)鐘選擇；Core:時(shí)鐘通參考通過(guò)core供給
Automated clock Calculation		打開(kāi)時(shí)鐘計(jì)算和設(shè)置窗口

針對(duì)上面的工程，我們的參數(shù)設(shè)置如下：右擊PLL ->add BlockInstance Name:根據(jù)需要輸入PLL Resource:PL_TR0Clock Source: external，core,dynamicExternal Clock :External Clock

七、通過(guò)IPM添加IP 點(diǎn)擊Open IP Catlog，

里面有一些常用的IP，但是要注意的是這些都是軟件核的IP，所有硬核的IP都是通過(guò) InterfaceDesigner來(lái)添加的。

八 添加約束

添加約束的目的是為了告訴FPGA你的設(shè)計(jì)指標(biāo)及運(yùn)行情況。在上面的生成約束之后，在Result àxx.sdc中提供約束參考（請(qǐng)注意該文件不能直接添加到工程中，需要熱復(fù)制到別的指定目錄），對(duì)于gclk時(shí)鐘需要手動(dòng)添加約束的時(shí)鐘周期，對(duì)于PLL生成的時(shí)鐘已經(jīng)約束完整。

編譯完成之后可以查看時(shí)序報(bào)告，也可以通過(guò)routing àxx.timing.rpt來(lái)查看路徑詳細(xì)延時(shí)信息，如果想查看更可以通過(guò)指令來(lái)打印或者通過(guò)print_critical_path來(lái)控制打印的路徑數(shù)量 。

編譯

點(diǎn)擊dashboard中Toggle Automated Flow來(lái)設(shè)置是單步還是全程編譯(暗色是單步)，下面是綜合，布局，布線，生成數(shù)據(jù)流，stop的相應(yīng)按鍵。軟件左下角會(huì)的編譯進(jìn)行提示編譯進(jìn)程。

八添加debug

8.1通過(guò)向?qū)砑觗ebug

點(diǎn)擊Open Debugger Wizard

(1)設(shè)置Buffer Depth：

這個(gè)是需要采集信號(hào)的深度。

(2)Input Pipeline Stage

如果時(shí)序不好，可以把Pipleline設(shè)置大點(diǎn)保證時(shí)序。

(3)Capture control

(4)JTAG USER TAP

JTAG有4個(gè)User tap,選擇可以用的即可，主要是不要與在用的沖突即可以。

(5)修改時(shí)鐘域，

下圖看到undefined的時(shí)鐘域，點(diǎn)擊undefined就可以選擇時(shí)鐘，當(dāng)然對(duì)于存在時(shí)鐘的也是可以修改的。

(6)Probe Type

Probe Type是用于選擇該信號(hào)要是用于看波形還是用于觸發(fā)，有三種選擇，DATA AND trigger，DATA ONLY和TRGGER ONLY;字面意思也很好理解，即用作看波形也用作觸發(fā)，只用作看波形，只用作觸發(fā)。

8.2手動(dòng)debug

手動(dòng)debug的方式就是自己一個(gè)個(gè)添加debug的信號(hào) ，當(dāng)然這種方式也可以添加 VIO,VIO可以通過(guò)JTAG產(chǎn)生一些控制信號(hào)。手動(dòng)添加debug的方式如下。

step1:點(diǎn)擊OpenDebugger打開(kāi)Efinity Debugger頁(yè)面，在Perpectives下面選擇Profile Editor.

Step2:根據(jù)需要選擇添加VIO或者LA.

Step3: 以添加LA為例，點(diǎn)擊右側(cè)的add_probe來(lái)添加需要的信號(hào)，然后在Name中修改信號(hào)名字，Width中指定信號(hào)位寬及Probe Trigger or Data中設(shè)置信號(hào)的觸發(fā)屬性。如果要?jiǎng)h除信號(hào)就點(diǎn)擊右側(cè)的帶“X"的remove Probe.

另外可以指定Data Depth，也就是數(shù)據(jù)采樣深度，Input Pipeline Stage對(duì)可以數(shù)據(jù)打拍，用于優(yōu)化時(shí)序。

step4 添加VIO。根據(jù)需要選擇vio界面的add source和add probe 來(lái)添加自己需要的信號(hào)。如果要?jiǎng)h除信號(hào)則選擇remove source/probe.

step5:點(diǎn)擊Generate，會(huì)在工程目錄下就會(huì)生成一個(gè)debug_top.v，把該文件添加到工程并例化。效果如下。

step6.添加JTAG。打開(kāi)interface Designer，右擊選擇JTAG User Tap,添加JTAG Block，并指定JTAG resource，如下圖中選擇JTAG user1.然后生成約束例化信號(hào)。

注意通過(guò)向?qū)砑覦ebugger和通過(guò)手動(dòng)添加debuger這兩種方式不能共存。另外要注意在interface Designer中添加了User Tap之后，在添加向?qū)r(shí)要選擇不同的User Tap號(hào)，否則會(huì)提示接口有占用。如下圖指示“ERROR: jtage resource = JTAG USER1 has been occupied"。

8.3 在線調(diào)試

該步驟需要在配置FPGA之后再能操作。

觸發(fā)條件的設(shè)置

捕獲設(shè)置：

?觸發(fā)位置

?分段數(shù)量

?窗口嘗試

8.4 關(guān)閉debug如果調(diào)試完成，想要關(guān)閉debug可以通過(guò)Project Editor --> Debugger下面的Debugger Auto Instantiation選項(xiàng)，去掉勾選并點(diǎn)擊OK.

如果關(guān)閉成功會(huì)”Debugger was disabled. Please rerun the flow start from placement"的指示框。如果沒(méi)有出現(xiàn)則沒(méi)關(guān)關(guān)閉成功，需要重啟Efinity軟件再次關(guān)閉一次。

8.5 Gtkwave界面 有些時(shí)間我們會(huì)發(fā)現(xiàn)Gtkwave界面的信號(hào)不全，比如下圖，mode信號(hào)沒(méi)有添加到右側(cè)的波形窗口，這時(shí)選擇SST窗口下的top就會(huì)把所有信號(hào)列出來(lái)，選擇相應(yīng)的信號(hào)，點(diǎn)擊insert就可以插入。

另外在2024的版本中，打開(kāi)一次波界面之后可以不用關(guān)閉直接點(diǎn)擊Run等按鍵即可以刷新波形。

九 配置FPGA配置方式.易靈思的FPGA支持以下幾種配置方式。

主動(dòng)模式（SPI Active）— AS模式	通過(guò)SPI專(zhuān)用插座在線燒寫(xiě)FLASH，F(xiàn)LASH離線燒寫(xiě)好了再焊接，FPGA自己主動(dòng)通過(guò)從非易失性的SPI FLASH讀取bit流進(jìn)行加載，支持X1 X2 X4，x8(不同的FPGA支持的位寬有區(qū)別)
被動(dòng)模式（SPI Passive）— PS模式	上位機(jī)或者MCU通過(guò)SPI接口向FPGA發(fā)送bit流文件，對(duì)FPGA進(jìn)行加載?支持X1 X2 X8 X16 X32
JTAG模式	上位機(jī)通過(guò)JTAG口將bit流文件發(fā)送到FPGA，對(duì)FPGA進(jìn)行加載
SPI Active using JTAG bridge — Bridge模式	通過(guò)FPGA的JTAG口燒寫(xiě)和FPGA連接的SPI FLASH

另外需要注意JTAG配置使用bit文件,Flash配置使用hex文件，配置過(guò)程中需要注意讀取正常的ID，燒寫(xiě)flash可以勾去VerIfy After Programming節(jié)省時(shí)間

十 仿真

易靈思為所有IP提供了仿真模型

以FIFO為例,在工具欄中選擇IP Catalog

Open IP Callog ->Memory ->FIFO->以默認(rèn)參數(shù)生成IP找到IP生成路徑下的Testbench文件夾。把modelsim路徑轉(zhuǎn)向該文件夾（注意路徑方向“/”）運(yùn)行do sim.do

另外 關(guān)于interfce Designer接口的仿真模型在路徑C:Efinity2023.1ptsim_modelsVerilog下。

十一、查看軟件版本

在Help ->About。打開(kāi)軟件詳細(xì)版本，由于軟件存在很多補(bǔ)丁，所說(shuō)說(shuō)明版本時(shí)，要給出完整的版本號(hào)。

當(dāng)軟件版本號(hào)不對(duì)應(yīng)時(shí)可能不打開(kāi)軟件，因?yàn)榈桶姹静荒芗嫒莞甙姹尽?/p>

另外peri.xml里面也是有版本號(hào)的，當(dāng)軟件打開(kāi)不開(kāi)的時(shí)候可以對(duì)比安裝的軟件版本號(hào)與工程開(kāi)發(fā)用的版本號(hào)是否存在不兼容。