如何給每個(gè)RM添加約束？對RM添加約束的步驟有哪些呢？
在常規(guī)非DFX（Dynamic Function eXchange）的Vivado設(shè)計(jì)中，我們可能會(huì)....
如何對傳統(tǒng)的非DFX設(shè)計(jì)進(jìn)行調(diào)試呢？
對傳統(tǒng)的非DFX設(shè)計(jì)進(jìn)行調(diào)試時(shí)，一個(gè)重要環(huán)節(jié)是插入ILA（Integrated Logic Anal....
時(shí)鐘偏移對時(shí)序收斂有什么影響呢？
FPGA設(shè)計(jì)中的絕大部分電路為同步時(shí)序電路，其基本模型為“寄存器+組合邏輯+寄存器”。同步意味著時(shí)序....
異步復(fù)位同步釋放有多個(gè)時(shí)鐘域時(shí)如何處理 異步復(fù)位同步釋放的策略
對于從FPGA外部進(jìn)來的信號(hào)，我們通常采用“異步復(fù)位同步釋放的策略”，具體電路如下圖所示。
如何讓同一層次的模塊在布局時(shí)更緊湊一些
在時(shí)序分析時(shí)，我們常會(huì)碰到的一類現(xiàn)象是：關(guān)鍵路徑上的邏輯單元過于分散，導(dǎo)致布線延遲過大，從而造成時(shí)序....
讓同一層次的模塊在布局時(shí)更緊湊一些的方法
在時(shí)序分析時(shí)，我們常會(huì)碰到的一類現(xiàn)象是：關(guān)鍵路徑上的邏輯單元過于分散，導(dǎo)致布線延遲過大，從而造成時(shí)序....
時(shí)鐘抖動(dòng)的幾種類型
先來聊一聊什么是時(shí)鐘抖動(dòng)。時(shí)鐘抖動(dòng)實(shí)際上是相比于理想時(shí)鐘的時(shí)鐘邊沿位置，實(shí)際時(shí)鐘的時(shí)鐘邊沿的偏差，偏....
時(shí)鐘抖動(dòng)會(huì)影響建立時(shí)間和保持時(shí)間違例嗎？
首先，我們需要理解什么是時(shí)鐘抖動(dòng)。簡而言之，時(shí)鐘抖動(dòng)（Jitter）反映的是時(shí)鐘源在時(shí)鐘邊沿的不確定....
跨時(shí)鐘域電路設(shè)計(jì)：多位寬數(shù)據(jù)通過FIFO跨時(shí)鐘域
FIFO是實(shí)現(xiàn)多位寬數(shù)據(jù)的異步跨時(shí)鐘域操作的常用方法，相比于握手方式，F(xiàn)IFO一方面允許發(fā)送端在每個(gè)....
多位寬數(shù)據(jù)通過握手方式跨時(shí)鐘域
對于多位寬數(shù)據(jù)，我們可以采用握手方式實(shí)現(xiàn)跨時(shí)鐘域操作。該方式可直接使用xpm_cdc_handsha....
跨時(shí)鐘域電路設(shè)計(jì)：單周期脈沖信號(hào)如何跨時(shí)鐘域
參數(shù)REG_OUTPUT用于確定是否對最終輸出信號(hào)寄存；參數(shù)RST_USED用于確定是否使用復(fù)位信號(hào)....
單位寬信號(hào)如何跨時(shí)鐘域
單位寬（Single bit）信號(hào)即該信號(hào)的位寬為1，通?？刂菩盘?hào)居多。對于此類信號(hào)，如需跨時(shí)鐘域可....
FPGA設(shè)計(jì)中的反饋路徑可以怎么優(yōu)化呢？
在FPGA設(shè)計(jì)中，我們可能會(huì)碰到這樣的路徑，如下圖所示。圖中兩個(gè)輸入數(shù)據(jù)為64位，寄存一拍后給到二選....
基于20nm工藝制程的FPGA—UltraScale介紹
UltraScale是基于20nm工藝制程的FPGA，而UltraScale+則是基于16nm工藝制....
基于28nm工藝制程的7系列FPGA
7系列FPGA是基于28nm工藝制程。在7系列FPGA中，每個(gè)輸入/輸出區(qū)域（I/O Bank）包含....
縮短Vivado編譯時(shí)間之審視時(shí)序約束描述
在描述時(shí)序約束時(shí)，一個(gè)重要的原則是確保約束簡潔高效。簡潔高效意味著約束只針對指定的對象，即約束對應(yīng)的....
Vivado里如何手動(dòng)調(diào)整編譯順序
通常情況下，一旦創(chuàng)建好Vivado工程，添加了相應(yīng)的RTL文件，Vivado會(huì)自動(dòng)找到設(shè)計(jì)的頂層文件....
關(guān)于Vivado Non-project，我們應(yīng)知道的一些問題
Vivado支持Project模式也支持Non-Project模式。兩者既可以支持圖形界面也支持Tc....
如何管理約束文件？
約束文件是FPGA設(shè)計(jì)中不可或缺的源文件。那么如何管理好約束文件呢? 到底設(shè)置幾個(gè)約束文件? 通常情....
理解Vitis HLS默認(rèn)行為
相比于VivadoHLS，Vitis HLS更加智能化，這體現(xiàn)在Vitis HLS可以自動(dòng)探測C/C....
Vivado里如何使用模糊性的位置約束？
提到位置約束，我們會(huì)想到手工布局的方式，即畫Pblock，將指定模塊放入相應(yīng)Pblock內(nèi)，這既是面....
如何理解HLS Block-level輸入輸出信號(hào)之間的時(shí)序關(guān)系
默認(rèn)情況下，VitisHLS會(huì)對待綜合的C函數(shù)使用ap_ctrl_hs接口，這其實(shí)是一種握手方式。在....
用HLS實(shí)現(xiàn)PID控制器
PID控制器（比例-積分-微分控制器），由比例單元（Proportional）、積分單元（Integ....
Xilinx推出了新一代功耗評估工具：PDM
PDM支持兩種使用流程：手工流程和導(dǎo)入流程。手工流程要求工程師手動(dòng)輸入各種參數(shù)，如時(shí)鐘頻率、翻轉(zhuǎn)率、....
AIE支持哪兩種類型的RTP
AIE Kernel有時(shí)需要由外部提供參數(shù)更新kernel行為，此時(shí)就要用到RTP（Run-Time....
Vivado Synthesis模塊化的設(shè)計(jì)方法
全局綜合（Global Synthesis）全局綜合意味著整個(gè)設(shè)計(jì)在一個(gè)Synthesis Desi....
工商網(wǎng)監(jiān)