可級(jí)聯(lián)FIR濾波器的IP設(shè)計(jì)及FPGA驗(yàn)證

　　【摘　要】　提出了一種基于分布式算法的，采用基于RAM之移位寄存器來(lái)設(shè)計(jì)可級(jí)聯(lián)FIR濾波器的設(shè)計(jì)方法。
??? 關(guān)鍵詞：FPGA，可級(jí)聯(lián)，F(xiàn)IR濾波器，分布式算法

1　引　言

　　現(xiàn)場(chǎng)可編程邏輯器件（FPGA）由于兼具可編程邏輯器件現(xiàn)場(chǎng)可編程的靈活性，以及門(mén)陣列器件集成度高的優(yōu)點(diǎn)，在數(shù)字系統(tǒng)設(shè)計(jì)中被廣泛使用。FPGA有著規(guī)整的內(nèi)部邏輯塊陣列和豐富的連線資源，特別適合于細(xì)粒度和高并行度結(jié)構(gòu)特點(diǎn)的數(shù)字信號(hào)處理任務(wù)，如FIR，F(xiàn)FT等。本文詳細(xì)討論了利用FPGA實(shí)現(xiàn)FIR濾波器的設(shè)計(jì)過(guò)程，并且對(duì)設(shè)計(jì)中的關(guān)鍵技術(shù)——分布式算法和基于RAM的移位寄存器都進(jìn)行了詳細(xì)的描述。本設(shè)計(jì)已經(jīng)通過(guò)了FPGA驗(yàn)證，和其它同類設(shè)計(jì)相比，本文所設(shè)計(jì)的電路不僅速度快而且占用的面積小。

2　FIR和分布式算法

2．1　FIR的基本概念
??? FIR濾波器數(shù)學(xué)表達(dá)式為：

　　由此看出，F(xiàn)IR濾波器的基本結(jié)構(gòu)如一個(gè)分節(jié)的延時(shí)線，把每一節(jié)的輸出加權(quán)累加，得到濾波器的輸出。對(duì)于FIR濾波器，在幅度上只需滿足下列兩個(gè)條件之一，就能構(gòu)成線性相位FIR濾波器。

??? 式（2）稱為第一類線性相位的幅度條件，式（3）稱為第二類線性相位的幅度條件。由此可寫(xiě)出線性相位FIR濾波器的數(shù)學(xué)表達(dá)式：

　　由于在數(shù)據(jù)通信、語(yǔ)音信號(hào)處理、圖像處理以及自適應(yīng)處理等領(lǐng)域的傳輸過(guò)程中不能有明顯的相位失真，而FIR濾波器在滿足一定對(duì)稱條件下可以實(shí)現(xiàn)IIR濾波器難以實(shí)現(xiàn)的線性相位，因而獲得廣泛的應(yīng)用。
2．2　分布式算法
　　FIR濾波器的主要組成模塊是乘／加單元，若按照直觀結(jié)構(gòu)構(gòu)造乘法器和系數(shù)寄存器來(lái)實(shí)現(xiàn)會(huì)占用大量的邏輯資源。而分布式算法利用查找表（LUT）將固定系數(shù)的乘／加運(yùn)算轉(zhuǎn)化為查表操作，并且其運(yùn)算速度不隨系數(shù)和輸入數(shù)據(jù)精度的增加而降低，相對(duì)直接實(shí)現(xiàn)乘法器和系數(shù)寄存器在邏輯資源占用上得到極大的改善。分布式算法原理如下：
??? 式（1）可以用下式表示：

其中，hk即h（k），xk（n）即x（n－k），K為濾波器的長(zhǎng)度。
　　為了使得乘法之后的數(shù)據(jù)寬度不至于展寬，先把數(shù)據(jù)源數(shù)據(jù)格式規(guī)定為浮點(diǎn)數(shù)2的補(bǔ)碼形式。則

其中，xkb（n）為二進(jìn)制數(shù)，取值為0或1；xk0（n）為符號(hào)位，xk0（n）為1表示數(shù)據(jù)為負(fù)，為0表示數(shù)據(jù)為正。將（7）式代入（6）式可得

　　由此看出，方括號(hào)中進(jìn)行的是輸入變量的一個(gè)數(shù)據(jù)位和所有濾波器抽頭系數(shù)h0～hk的每一位進(jìn)行與運(yùn)算并求和。而指數(shù)部分則說(shuō)明了求和結(jié)果的位權(quán)，整數(shù)乘以2－b就是右移b位，對(duì)此可以通過(guò)硬連線實(shí)現(xiàn)，不占用邏輯資源。這樣可以通過(guò)建立查找表來(lái)實(shí)現(xiàn)方括號(hào)中的操作，查找表用所有輸入變量的同一位進(jìn)行尋址。
　　這樣，式（6）所表示的方程就可以由加法、減法和二進(jìn)制除法來(lái)實(shí)現(xiàn)了。

3　系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

3．1　系統(tǒng)整體設(shè)計(jì)
　　下面以一個(gè)10階的線性相位FIR濾波器（輸入數(shù)據(jù)和抽頭系數(shù)的位寬均為16比特）為例說(shuō)明電路的設(shè)計(jì)過(guò)程。
　　根據(jù)（全串行）分布式算法的原理，線性相位FIR濾波器可分為并串變換單元、移位寄存器組、查找表地址產(chǎn)生單元、查找表、累加器以及控制單元。其結(jié)構(gòu)框圖如圖1所示。

　　系統(tǒng)工作過(guò)程如下：并行輸入的數(shù)據(jù)首先經(jīng)過(guò)并串變換，并擴(kuò)展一位，輸出比特流送到移位寄存器組中，在移位寄存器組中，每級(jí)移位寄存器的輸出端口都要按照一定的方式，每?jī)蓚€(gè)端口進(jìn)行相加或相減，以此產(chǎn)生出查找表的地址，并從查找表中讀出相應(yīng)的數(shù)據(jù)，送到累加器中進(jìn)行自身移位相加，累加到一定次數(shù)輸出正確結(jié)果。若數(shù)據(jù)是從級(jí)聯(lián)輸入端口
進(jìn)入，那么輸入數(shù)據(jù)無(wú)需再經(jīng)過(guò)并串變換，可直接進(jìn)行移位寄存，后面的工作過(guò)程和上述一致。
3．2　并串變換單元
　　并串變換單元的主要功能就是將并行輸入的數(shù)據(jù)按照一定的順序依次輸出。由式（4）和（5）可以看出，輸入數(shù)據(jù)x（k）和x（n－k）要進(jìn)行預(yù)相加或預(yù)相減，為了防止溢出，在這里對(duì)輸入數(shù)據(jù)要進(jìn)行擴(kuò)展：若輸入數(shù)據(jù)為有符號(hào)數(shù)，則在最高位前擴(kuò)展一位符號(hào)位；若輸入數(shù)據(jù)為無(wú)符號(hào)數(shù)，則在最高位前擴(kuò)展一位0。
3．3　移位寄存器組
　　移位寄存器組的功能是對(duì)數(shù)據(jù)進(jìn)行移位寄存。在實(shí)現(xiàn)時(shí)，利用XC4000系列芯片中內(nèi)含RAM的特點(diǎn)，采用基于RAM的移位寄存器，有效地減小面積。基于RAM的移位寄存器就是把數(shù)據(jù)存儲(chǔ)在RAM中，通過(guò)對(duì)讀和寫(xiě)進(jìn)行適當(dāng)?shù)牟僮鳎箤?xiě)進(jìn)去的數(shù)據(jù)經(jīng)過(guò)一定的時(shí)鐘周期才能輸出，從而實(shí)現(xiàn)移位寄存的功能。芯片中內(nèi)含RAM，可以使其一個(gè)CLB中存儲(chǔ)高達(dá)64比特的數(shù)據(jù)，否則，在一個(gè)CLB的觸發(fā)器中只能存儲(chǔ)2比特的數(shù)據(jù)，這樣，就大大減少了數(shù)據(jù)存儲(chǔ)所占用的資源。經(jīng)測(cè)試，在XC4000系列芯片中，一個(gè)16位的移位寄存器需要占用7個(gè)CLB，而基于RAM（16×1）的移位寄存器只需占用1個(gè)CLB。
　　采用基于RAM的移位寄存器，就要產(chǎn)生用于控制RAM的讀地址及讀寫(xiě)操作信號(hào)，這些都由控制單元產(chǎn)生。對(duì)于一個(gè)長(zhǎng)度為N的基于RAM的移位寄存器，可以使它的寫(xiě)數(shù)據(jù)操作比讀數(shù)據(jù)操作延時(shí)一個(gè)時(shí)鐘周期，這樣寫(xiě)進(jìn)的數(shù)據(jù)，經(jīng)過(guò)N個(gè)時(shí)鐘周期才能輸出，從而完成移位寄存的功能。
　　為了實(shí)現(xiàn)濾波器級(jí)聯(lián)的功能，需要加入一個(gè)輸入端口——級(jí)聯(lián)輸入端口，并要引出一個(gè)輸出端口——級(jí)聯(lián)輸出端口，這樣，兩個(gè)濾波器才能夠級(jí)聯(lián)。這十級(jí)移位寄存器既能對(duì)從輸入數(shù)據(jù)端口輸入的數(shù)據(jù)進(jìn)行移位寄存，又能對(duì)從級(jí)聯(lián)輸入端口輸入的數(shù)據(jù)進(jìn)行移位寄存。具體實(shí)現(xiàn)時(shí)，在這十級(jí)移位寄存器中，第一級(jí)只需對(duì)級(jí)聯(lián)輸入端口的數(shù)據(jù)進(jìn)行移位寄存，這是因?yàn)椴⒋儞Q單元已經(jīng)相當(dāng)于一級(jí)移位寄存了，在第二級(jí)的輸入端就需要對(duì)并串變換單元輸出端口的數(shù)據(jù)和第一級(jí)移位寄存器的輸出端口的數(shù)據(jù)作出選擇，究竟是對(duì)哪個(gè)端口的數(shù)據(jù)移位寄存。最后一級(jí)移位寄存器的輸出端引出作為級(jí)聯(lián)輸出端口。
3．4　查找表地址產(chǎn)生單元
　　查找表地址產(chǎn)生單元是產(chǎn)生查找表的地址，它是由五個(gè)帶進(jìn)位的加法器組或減法器組構(gòu)成的。若濾波器的系數(shù)是正對(duì)稱的，使用加法器；若濾波器的系數(shù)是負(fù)對(duì)稱的，使用減法器。
3．5　查找表
　　查找表的功能就是存儲(chǔ)抽頭系數(shù)的組合，并且給出地址能讀出相應(yīng)的數(shù)據(jù)。查找表的深度是由濾波器的階數(shù)來(lái)決定的，假如N代表濾波器的階數(shù)，對(duì)于線性相位濾波器，其系數(shù)是對(duì)稱的，那么其獨(dú)立系數(shù)的個(gè)數(shù)為N／2個(gè)，則查找表的深度就等于2（N／2）；對(duì)于非對(duì)稱濾波器，其獨(dú)立系數(shù)的個(gè)數(shù)為N個(gè)，則查找表的深度就等于2N。在設(shè)計(jì)階數(shù)較長(zhǎng)的FIR濾波器時(shí)，我們可以將大的查找表劃分為幾塊小的查找表來(lái)減少所占用的FPGA資源。XILINX公司的XC4000系列FPGA的一個(gè)CLB可以實(shí)現(xiàn)32×1大小的RAM，例如，對(duì)于一個(gè)16階的非對(duì)稱FIR濾波器（系數(shù)寬度為8比特），若不進(jìn)行劃分，查找表的深度就為216，需要占用16384個(gè)CLB；若將其劃分為兩塊尋址位數(shù)均為8的查找表，每一塊查找表的深度就為28，那么兩塊查找表需要占用128個(gè)CLB；若將其劃分為四塊尋址位數(shù)均為4的查找表，每一塊查找表的深度就為24，那么四塊查找表需要占用16個(gè)CLB。由此看出，查找表的劃分也是減小面積的一個(gè)關(guān)鍵技術(shù)。

　　查找表可以由ROM來(lái)實(shí)現(xiàn)。對(duì)于10階的線性相位FIR濾波器來(lái)說(shuō)，獨(dú)立系數(shù)為5個(gè)，則ROM的深度就為32。表1示出了這5個(gè)獨(dú)立系數(shù)的組合在ROM中的位置。
3．6　累加器
　　累加器的功能就是通過(guò)中間數(shù)據(jù)的移位相加實(shí)現(xiàn)兩個(gè)數(shù)相乘，在該單元中也要進(jìn)行防溢出處理。由于該累加器實(shí)現(xiàn)的相當(dāng)于乘法器的移位相加，所以每次都要將相加結(jié)果右移一位，再和下一次的輸入數(shù)據(jù)相加。如果輸入數(shù)據(jù)是無(wú)符號(hào)數(shù)并且抽頭系數(shù)是正對(duì)稱，則直至加到17次；如果輸入數(shù)據(jù)為有符號(hào)數(shù)（抽頭系數(shù)為正對(duì)稱也可為負(fù)對(duì)稱），或者輸入數(shù)據(jù)為無(wú)符號(hào)數(shù)且抽頭系數(shù)是負(fù)對(duì)稱，則相加進(jìn)行16次，最后一次進(jìn)行的是相減運(yùn)算。移位相加減由控制單元計(jì)數(shù)器信號(hào)來(lái)控制。
3．7　控制單元
　　控制單元的主要功能是：對(duì)并串變換單元進(jìn)行控制；產(chǎn)生移位寄存器組單元中的RAM的讀地址以及讀寫(xiě)操作控制；產(chǎn)生查找表地址產(chǎn)生單元中加法器或減法器的清零信號(hào)；并對(duì)累加單元進(jìn)行控制。這些功能主要由計(jì)數(shù)器來(lái)實(shí)現(xiàn)。

4　FPGA驗(yàn)證

　　本系統(tǒng)的FPGA采用XILINX公司的XC4000系列芯片，各個(gè)模塊用VHDL語(yǔ)言描述，用開(kāi)發(fā)軟件Synplify Pro 6．2．4編譯及綜合，用開(kāi)發(fā)軟件Xilinx Foundation Series ISE3．1i做前仿和后仿以及布局布線。
　　本文設(shè)計(jì)的10階可級(jí)聯(lián)線性相位FIR濾波器，其輸入輸出管腳情況如表2所示。
　　利用XC4000EPG120－1芯片進(jìn)行布局布線，測(cè)試報(bào)告表明，該濾波器處理數(shù)據(jù)的時(shí)鐘頻率是64．8MHz，采樣速率是4．05MHz。其硬件資源占用情況如表3所示。 　　檢測(cè)所設(shè)計(jì)的電路是否能正確而連續(xù)地工作，可以采用最簡(jiǎn)單的測(cè)試方法：輸入一個(gè)脈沖，若輸出是按順序輸出抽頭系數(shù)的值，可以說(shuō)電路是正常工作的。經(jīng)過(guò)布局布線后，其時(shí)序仿真如圖2所示。

5　FIR的級(jí)聯(lián)

　　本文所設(shè)計(jì)的濾波器可以級(jí)聯(lián)成更長(zhǎng)的濾波器，用n個(gè)10階的FIR濾波器和加法器可以組成
一個(gè)n×10階的濾波器。通過(guò)查找表內(nèi)容的設(shè)定，級(jí)聯(lián)后的濾波器可以是對(duì)稱的也可以是非對(duì)稱的。如圖3所示，用兩個(gè)10階的FIR濾波器和一個(gè)加法器可以級(jí)聯(lián)成一個(gè)20階的濾波器。 　　采用分布式算法，級(jí)聯(lián)后的濾波器不會(huì)因?yàn)殚L(zhǎng)度的增加而性能明顯下降，利用XC4005EPC84－1芯片實(shí)現(xiàn)兩級(jí)級(jí)聯(lián)的濾波器時(shí)，處理數(shù)據(jù)的時(shí)鐘頻率為64．5MHz，所占用的CLB為156個(gè)。

6　結(jié)束語(yǔ)

　　本設(shè)計(jì)在采用分布式算法的基礎(chǔ)上，利用基于RAM的移位寄存器，節(jié)省了大量的FPGA資源。通過(guò)階數(shù)以及查找表中抽頭系數(shù)的設(shè)定，低通、高通、帶通和帶阻濾波器都可以實(shí)現(xiàn)。
　　設(shè)計(jì)的電路已通過(guò)FPGA驗(yàn)證，證明工作正常，性能良好。 1　丁玉美，高西全，彭學(xué)愚．?dāng)?shù)字信號(hào)處理．西安：西安電子科技大學(xué)出版社，1998
2　蔣亞堅(jiān)，張慶雷．分布式運(yùn)算單元的原理及實(shí)現(xiàn)方法．電子應(yīng)用技術(shù)，2001（2）