Verilog HDL

Verilog HDL簡介

　　Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發(fā)出來的。前者由Gateway Design Automation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標準。

Verilog HDL百科

　　Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發(fā)出來的。前者由Gateway Design Automation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標準。

　　以模塊為基礎(chǔ)的設(shè)計

　　描述復雜的硬件電路，設(shè)計人員總是將復雜的功能劃分為簡單的功能，模塊是提供每個簡單功能的基本結(jié)構(gòu)。設(shè)計人員可以采取“自頂向下”的思路，將復雜的功能模塊劃分為低層次的模塊。這一步通常是由系統(tǒng)級的總設(shè)計師完成，而低層次的模塊則由下一級的設(shè)計人員完成。自頂向下的設(shè)計方式有利于系統(tǒng)級別層次劃分和管理，并提高了效率、降低了成本。“自底向上”方式是“自頂向下”方式的逆過程。

　　使用Verilog描述硬件的基本設(shè)計單元是模塊（module）。構(gòu)建復雜的電子電路，主要是通過模塊的相互連接調(diào)用來實現(xiàn)的。模塊被包含在關(guān)鍵字module、endmodule之內(nèi)。實際的電路元件。Verilog中的模塊類似C語言中的函數(shù)，它能夠提供輸入、輸出端口，可以實例調(diào)用其他模塊，也可以被其他模塊實例調(diào)用。模塊中可以包括組合邏輯部分、過程時序部分。例如，四選一的多路選擇器，就可以用模塊進行描述。它具有兩個位選輸入信號、四個數(shù)據(jù)輸入，一個輸出端，在Verilog中可以表示為：

　　module mux （out， select， in0， in1， in2， in3）;output out;input ［1:0］ select;input in0， in1， in2， in3;//具體的寄存器傳輸級代碼endmodule

　　設(shè)計人員可以使用一個頂層模塊，通過實例調(diào)用上面這個模塊的方式來進行測試。這個頂層模塊常被稱為“測試平臺（Testbench）”。為了最大程度地對電路的邏輯進行功能驗證，測試代碼需要盡可能多地覆蓋系統(tǒng)所涉及的語句、分支、條件、路徑、觸發(fā)、狀態(tài)機狀態(tài)，驗證人員需要在測試平臺里創(chuàng)建足夠多的輸入激勵，并連接到被測模塊的輸入端，然后檢測其輸出端的表現(xiàn)是否符合預期（諸如SystemVerilog的硬件驗證語言能夠提供針對驗證專門優(yōu)化的數(shù)據(jù)結(jié)構(gòu)，以隨機測試的方式進行驗證，這對于高度復雜的集成電路設(shè)計驗證可以起到關(guān)鍵作用）。實例調(diào)用模塊時，需要將端口的連接情況按照這個模塊聲明時的順序排列。這個頂層模塊由于不需要再被外界調(diào)用，因此沒有輸入輸出端口：

　　module tester;reg ［1:0］ SELECT;reg IN0， IN1， IN2， IN3;wire OUT;mux my_mux （OUT， SELECT， IN0， IN1， IN2， IN3）; //實例調(diào)用mux模塊，這個實例被命名為my_muxinitial //需要仿真的激勵代碼 begin endendmodule

　　在這個測試平臺模塊里，設(shè)計人員可以設(shè)定仿真時的輸入信號以及信號監(jiān)視程序，然后觀察仿真時的輸出情況是否符合要求，這樣就可以了解設(shè)計是否達到了預期。

　　示例中的對模塊進行實例引用時，按照原模塊聲明時的順序羅列了輸入變量。除此之外，還可以使用或者采用命名端口連接的方式。使用這種方式，端口的排列順序可以與原模塊聲明時不同，甚至可以不連接某些端口：

　　mux my_mux （.out（OUT）， .select（SELECT）， .in0（IN0）， .in1（IN1）， .in2（IN2）， .in3（IN3））;//使用命名端口連接，括號外面是模塊聲明時的端口，括號內(nèi)是實際的端口連接//括號外相當于C語言的形式參數(shù)，括號內(nèi)相當于實際參數(shù)endmodule

　　上面所述的情況是，測試平臺頂層模塊的測試變量直接連接了所設(shè)計的功能模塊。測試平臺還可以是另一種形式，即測試平臺并不直接連接所設(shè)計的功能模塊，而是在這個測試平臺之下，將激勵模塊和功能模塊以相同的抽象級別，通過線網(wǎng)相互連接。這兩種形式的測試平臺都可以完成對功能模塊的測試。大型的電路系統(tǒng)，正是由各個層次不同模塊之間的連接、調(diào)用，來實現(xiàn)復雜的功能的。

　　Verilog HDL 快速入門

　　Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），它是以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言。 世界上最流行的兩種硬件描述語言是Verilog HDL和VHDL。

　　注意，VerilogHDL是一種描述語言，它和常見的編程語言C有根本的不同。C語言，讓計算機的CPU從上往下按順序執(zhí)行每一條指令，執(zhí)行完程序就結(jié)束了。

　　而，VerilogHDL主要是描述了一個數(shù)字模塊的結(jié)構(gòu)，或者行為。有點像商業(yè)合同，合同里面也會描述產(chǎn)品的結(jié)構(gòu)，產(chǎn)品的功能等等。合同的每一個條款，并不需要嚴格的先后順序，只要把項目的方方面面都考慮完整，寫下來就OK了。VerilogHDL也是這樣。

　　我們用VerilogHDL描述數(shù)字模塊的功能，剩下的交給編譯器（如，Quartus），編譯器會根據(jù)我們的要求設(shè)計重構(gòu)FPGA內(nèi)部硬件。對于大批懶人來說，這技術(shù)簡直碉堡了。這就是EDA（Electronic Design Automation，電子設(shè)計自動化）。

　　好，下面就來認識一下VerilogHDL

　　我們先設(shè)計一個“數(shù)據(jù)選擇器”：

　　s是數(shù)據(jù)選擇控制端，

　　a，b是輸入信號，y是輸出信號

　　代碼如下：

　　module mux2_1（a， b， s， y）; //模塊名、模塊接口名

　　input a， b， s; // 定義輸入端口

　　output y; // 定義輸出端口

　　/* s為0時，選擇a輸出；

　　s為1時，選擇b輸出。*/

　　assign y = （s == 0） ？ a ： b; //輸出信號

　　endmodule12345678

　　每個Verilog文件中都有一個module 開始，endmodule 結(jié)束的代碼塊。

　　這個代碼塊的定義了一個名字叫 mux2_1 的模塊，模塊名后面緊跟的括號內(nèi)寫明了該模塊的接口信號，相當于數(shù)字器件的引腳。

　　但是括號內(nèi)沒有說明接口的信號方向，所以緊跟著另起一行用input 和output 再說明一下。注釋和C語法一樣，可以用// 或 /* */ 。

　　assign 是Verilog的關(guān)鍵詞，書上稱為連續(xù)賦值。我一般把他視為“連線”操作，assign后面的緊跟的 y 在硬件上是一根導線（或輸出引腳）。

　　assign　 y = （s == 0） ？ a ： b;

　　這句話的意思是：s如果為0，那么等號左邊就是a，否則就是b。將這個表達式的輸出結(jié)果接在輸出引腳 y 上。

　　這就是一個簡單的Verilog程序，不需要我們?nèi)ピO(shè)計與非門，直接表達你的你想要的功能就好了。然后，編譯下載到FPGA，功能就實現(xiàn)了。

　　要注意的是，assign 后面永遠跟著一個 =，它們是一起使用的。

　　即，assign xx = zz；

　　上面的2選1數(shù)據(jù)選擇器，內(nèi)部實現(xiàn)結(jié)構(gòu)如下：

　　所以，上面的assign語句還可以這樣寫，直接使用邏輯表達式：

　　assign y = （a & （~ s）） | （b & s）;

　　這個是在門級對邏輯關(guān)系進行描述，所以不屬于行為描述，算是結(jié)構(gòu)描述吧。下面這種描述方式，叫做門原語，算結(jié)構(gòu)描述。這里的關(guān)鍵詞wire 表示電路中的導線（信號線）。

　　module mux2_1（a， b， s， y）;

　　input a， b， s;

　　output y;

　　wire ns， as， bs;

　　not（ns， s）;//這里使用了一個非門，輸出是ns，輸入是s

　　and（as， a， ns）;//使用一個與門，輸出as，輸入a和ns

　　and（bs， b， s）;//使用與門，輸出bs，輸入b和s

　　or（y， as， bs）;//使用或門，輸出y，輸入as和bs

　　endmodule12345678910

　　看，這是告訴我們電路中有什么元器件，又是怎么連接的，所以這個屬于結(jié)構(gòu)描述。

　　很明顯，有時候結(jié)構(gòu)描述比行為描述要費力得多，而且不太容易理解程序功能。

　　另外，上面的這個程序中，這4個邏輯門的順序，可以隨便寫，不用管先后順序。

　　這個數(shù)據(jù)選擇器，還可以使用如下行為描述方法：

　　module mux2_1（a， b， s， y）;

　　input a， b， s;

　　output y;

　　reg y; //reg 表示寄存器

　　always @（a， b， s）

　　begin

　　if（！s） y = a;

　　else y = b;

　　end

　　endmodule1234567891011

　　這里reg表示寄存器（存儲器），需要提醒一下的是，assign后面只能接wire型，不能接reg型。（當然output從物理上也是wire）

　　為什么不能？因為寄存器的賦值除了需要輸入信號，還需要觸發(fā)信號（例如D觸發(fā)器寄存器），assign？sorry，he can’t。

　　always @（a， b， s）中，括號里面的輸入信號a，b，s表示敏感信號。

　　always @（ ） 是連在一起使用的。

　　這句話的意思是，敏感信號列表中的任何一個信號發(fā)生變化，將會引發(fā)

　　begin …… end 之間的行為。

　　Verilog用begin和end包圍代碼段，相當于c語言中的大括號{ }的功能。

　　if（！s） y = a;

　　這里的“=”單獨使用，叫做“阻塞賦值”。我把他理解為“串行賦值”。

　　比如，有這么一段代碼：

　　b=a;

　　c=b;

　　那么最后，c的值就等于a，這個行為在描述的時候，語句的先后順序，決定了賦值的先后。

　　在Verilog中，和它對應(yīng)的還有一個“非阻塞賦值”，表示方法是 《=，我把這種賦值稱為“并行賦值”。具體區(qū)別，請參考另一篇短文阻塞賦值和非阻塞賦值。