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RTL在電子科學中指的是寄存器轉(zhuǎn)換級電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

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rtl技術

邏輯等價性檢查（LEC）基礎知識介紹

DFF的CK（時鐘）、Ｄ（數(shù)據(jù)）、RN（復位）、SN（置位）就是這個“邏輯塊”的終點，它們的輸入都是一個組合邏輯。

2023-03-27 標簽：寄存器 RTL 數(shù)字電路 3260 0

如何創(chuàng)建電源狀態(tài)表

當某個區(qū)域不工作時，可以關掉其電源以節(jié)省功耗；當性能要求不高時，也可以降低電源的電壓以節(jié)省功耗。

2023-03-26 標簽：電源控制器 RTL 921 0

小數(shù)分頻器的設計

前面分別介紹了偶數(shù)和奇數(shù)分頻（即整數(shù)分頻），接下來本文介紹小數(shù)分頻。

2023-03-23 標簽：脈沖分頻器時鐘 960 0

把一個算法用RTL實現(xiàn)，有哪些比較科學的步驟？

通常來講，我們做算法實現(xiàn)，需要有對標的算法模型，作為驗證硬件邏輯設計是否正確的參考依據(jù)。

2023-03-22 標簽：fpga 邏輯電路 asic 1364 0

什么是數(shù)字后仿？淺談芯片數(shù)字后仿的那些事

這是相對于數(shù)字前仿來說的。從概念上來說，數(shù)字驗證包含兩方面的內(nèi)容，數(shù)字前仿和數(shù)字后仿。

2023-03-15 標簽：寄存器 EDA工具 RTL 8370 0

IC設計前仿真和后仿真之間有哪些異同點呢？

一個完整的電路設計中必然包含前仿真和后仿真兩個部分，它們都屬于驗證的必要環(huán)節(jié)。

2023-03-07 標簽：IC設計 RTL SPEC 9449 0

對DUT輸入定向或隨機的激勵

TestBench即測試平臺，是為了檢驗待測設計（design under test，DUT）而搭建的驗證環(huán)境。

2023-02-24 標簽：RTL DUT 880 0

用于AM/FM、ISM頻段、LoRa傳輸以及衛(wèi)星追蹤的RTL-SDR簡介

傳統(tǒng)上來說，無線電接收機僅包含硬件組件，如濾波器、放大器、調(diào)制器和解調(diào)器等等。從最基本的層面來說，所有這些組件的工作方式都是對一個模擬信號執(zhí)行各種數(shù)學運...

2023-02-23 標簽：SDR 衛(wèi)星 ISM 1515 0

如何降低形式驗證的復雜度？

當計數(shù)器和內(nèi)存處于我們所需要證明斷言的邏輯錐中，它們可能是Formal無法完成證明的根本原因。

2023-02-22 標簽：存儲器計數(shù)器 RTL 708 0

低功耗貫穿芯片設計全流程

低功耗一直是便攜式電子設備的關鍵要求，但近年來，在人工智能、5G、大數(shù)據(jù)中心、汽車等應用快速發(fā)展的推動下，對低功耗的需求已經(jīng)擴散到更多的終端產(chǎn)品中。

2023-02-14 標簽：soc 散熱器 RTL 1065 0

使用Vivado Block Design設計解決項目繼承性問題

使用Vivado Block Design設計解決了項目繼承性問題，但是還有個問題，不知道大家有沒有遇到，就是新設計的自定義 RTL 文件無法快速的添加...

2023-02-13 標簽：HDL RTL AXI總線 2867 0

時序邏輯的時鐘到Q傳播和建立/保持時間

數(shù)字門級電路可分為兩大類：組合邏輯和時序邏輯。鎖存器是組合邏輯和時序邏輯的一個交叉點，在后面會作為單獨的主題處理。

2023-02-12 標簽：fpga asic RTL 991 0

條件（三元）運算符

RTL建模中廣泛使用的運算符是條件運算符，也稱為三元運算符，該運算符用于在兩個表達式之間進行選擇——表5-2列出了用于表示條件運算符的重點。

2023-02-09 標簽：建模 RTL 運算符 1238 0

什么是FPGA的綜合和約束的關系？

系統(tǒng)Verilog RTL模型-這些模型由設計工程師編寫，代表需要在ASIC或FPGA中實現(xiàn)的功能行為

2023-02-09 標簽：fpga asic Verilog 1055 0

分享下SpinalHDL中SpinalConfig中的三項參數(shù)

當我們采用SpinalSystemVerilog(demo0())的方式生成RTL代碼時其生成的代碼風格

2023-02-08 標簽：DDR Verilog RTL 1423 0

FPGA基礎設計之使用邏輯門和連續(xù)賦值對電路建模

使用邏輯門和連續(xù)賦值對電路建模，是相對詳細的描述硬件的方法。使用過程塊可以從更高層次的角度描述一個系統(tǒng)，稱作行為級建模（behavirol modeling）。

2023-02-08 標簽：FPGA設計編碼器 Verilog 521 0

如何用KrakenSDR制作被動雷達呢？

提起與無線電有關的項目，我在紐約的家的確是個糟糕的實驗地點。如果我們可以看到和聽到無線電波，那么電子舞曲（EDM）狂歡派對會像一個剝奪感官的牢籠。

2023-02-08 標簽：接收器 SDR 調(diào)諧器 981 0

探討always和always_ff的編碼風格

數(shù)字門級電路可分為兩大類：組合邏輯和時序邏輯。鎖存器是組合邏輯和時序邏輯的一個交叉點，在后面會作為單獨的主題處理。

2023-02-03 標簽：鎖存器 RTL Verilog語言 1330 0

如何把FPGA調(diào)試中的數(shù)據(jù)給捕獲出來并保存為文件

在FPGA調(diào)試過程中，經(jīng)常遇到這樣的情況：出現(xiàn)BUG時，想采用仿真環(huán)境把FPGA調(diào)試中遇到的BUG給重現(xiàn)出來，但無論怎樣改變仿真環(huán)境中的激勵，都無法重現(xiàn)...

2023-02-01 標簽：fpga RAM RTL 2596 0

RTL級設計的基本要素和步驟是什么

　　綜合(Logic Synthesize)是指將HDL語言、原理圖等設計輸入翻譯成由與、或、非門等基本邏輯單元組成的門級連接(網(wǎng)表),并根據(jù)設計目標與...

2023-01-17 標簽：寄存器 HDL RTL 1.0萬 0

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