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分頻器之小數(shù)分頻設(shè)計(jì)

對(duì)于要求相位以及占空比嚴(yán)格的小數(shù)分頻，建議采用模擬電路實(shí)現(xiàn)。而使用數(shù)字電路實(shí)現(xiàn)只能保證盡量均勻，在長時(shí)間內(nèi)進(jìn)行分頻。

2023-06-05 標(biāo)簽：模擬電路分頻器移位寄存器 1442 0

RTL設(shè)計(jì)指導(dǎo)原則之面積和速度互換

一般來說，面積是一個(gè)設(shè)計(jì)所消耗的目標(biāo)器件的硬件資源數(shù)量或者ASIC芯片的面積。

2023-06-05 標(biāo)簽：FPGA設(shè)計(jì)加法器RTL 1168 0

在RTL編碼中考慮延時(shí)、面積、功耗與布線的問題

看下面一段代碼，第四個(gè)else if 分支中的數(shù)據(jù)信號(hào)DATA_is_late_arriving延時(shí)比較高，要怎么處理，將電路的性能提高？

2023-06-05 標(biāo)簽：RAM比較器加法器 1122 0

談?wù)剰?fù)位那些事

復(fù)位信號(hào)幾乎是除了時(shí)鐘信號(hào)外最常用的信號(hào)了，幾乎所有數(shù)字系統(tǒng)在上電的時(shí)候都會(huì)進(jìn)行復(fù)位，這樣才能保持設(shè)計(jì)者確定該系統(tǒng)的系統(tǒng)模式的狀態(tài)，以便于更好的進(jìn)行電子...

2023-06-02 標(biāo)簽：反相器RTL觸發(fā)器 1808 0

Verilog編碼風(fēng)格的建議

良好的編碼風(fēng)格，有助于代碼的閱讀、調(diào)試和修改。雖然 Verilog 代碼可以在保證語法正確的前提下任意編寫，但是潦草的編碼風(fēng)格往往是一錘子買賣。

2023-06-01 標(biāo)簽：寄存器VerilogRTL 631 0

Verilog狀態(tài)機(jī)的類型

有限狀態(tài)機(jī)（Finite-State Machine，F(xiàn)SM），簡稱狀態(tài)機(jī)，是表示有限個(gè)狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動(dòng)作等行為的數(shù)學(xué)模型。

2023-06-01 標(biāo)簽：VerilogRTL有限狀態(tài)機(jī) 1672 0

FPGA設(shè)計(jì)中經(jīng)常犯的10個(gè)錯(cuò)誤

本文列出了FPGA設(shè)計(jì)中常見的十個(gè)錯(cuò)誤。我們收集了 FPGA 工程師在其設(shè)計(jì)中犯的 10 個(gè)最常見錯(cuò)誤，并提供了解決方案的建議和替代方案。本文假定讀者已...

2023-05-31 標(biāo)簽：fpgaFPGA設(shè)計(jì)RTL 936 1

從SoC仿真驗(yàn)證到FPGA原型驗(yàn)證的時(shí)機(jī)

我們當(dāng)然希望在項(xiàng)目中盡快準(zhǔn)備好基于FPGA原型驗(yàn)證的代碼，以便最大限度地為軟件團(tuán)隊(duì)和RTL驗(yàn)證人員帶來更客觀的收益。

2023-05-30 標(biāo)簽：驅(qū)動(dòng)器存儲(chǔ)器SoC芯片 899 0

Verilog的設(shè)計(jì)方法介紹

Verilog 的設(shè)計(jì)多采用自上而下的設(shè)計(jì)方法（top-down）。即先定義頂層模塊功能，進(jìn)而分析要構(gòu)成頂層模塊的必要子模塊；

2023-05-29 標(biāo)簽：fpga寄存器Verilog 1315 0

基于方法學(xué)flow來聊聊APR工具placement

眾所周知，在prePlace階段打完P(guān)ower后，需要使用APR工具把網(wǎng)表中存在的例化完的instance來全 局放置在core內(nèi)，這個(gè)布局階段（pla...

2023-05-29 標(biāo)簽：寄存器RTLapr 1491 0

MIPI聲線測(cè)試套件

通常，驗(yàn)證IP和設(shè)計(jì)集成需要深入了解協(xié)議和方法。這需要投入大量時(shí)間來建立內(nèi)部專業(yè)知識(shí)。為了加快這一過程，Synopsys 的 Soundwire VIP...

2023-05-26 標(biāo)簽：VerilogRTL源代碼 902 0

FPGA原型平臺(tái)門控時(shí)鐘自動(dòng)轉(zhuǎn)換

現(xiàn)代FPGA綜合工具會(huì)自動(dòng)執(zhí)行門控時(shí)鐘轉(zhuǎn)換，而無需更改RTL代碼中的設(shè)計(jì)，然而，我們可能需要適當(dāng)?shù)厥謩?dòng)指導(dǎo)綜合工具執(zhí)行門控時(shí)鐘變換。

2023-05-23 標(biāo)簽：時(shí)鐘緩沖器SoC設(shè)計(jì)RTL 1585 0

一文帶你了解Python的使用

各位ICer對(duì)面向?qū)ο蟮恼Z言Python想必并不陌生，作為繼Perl之后最知名，且一直持續(xù)保持著版本 更新的腳本語言

2023-05-23 標(biāo)簽：TCLRTLURL 830 0

SoC設(shè)計(jì)的IO PAD怎么移植到FPGA原型驗(yàn)證

FPGA原型驗(yàn)證系統(tǒng)要盡可能多的復(fù)用SoC相關(guān)的模塊，這樣才是復(fù)刻SoC原型的意義所在。

2023-05-23 標(biāo)簽：時(shí)鐘緩沖器分頻器RTL 581 0

處理FPGA原型設(shè)計(jì)需要多長時(shí)間？

FPGA設(shè)計(jì)的五個(gè)主要任務(wù)：邏輯綜合、門級(jí)映射、整體功能邏輯布局、邏輯資源互連布線

2023-05-23 標(biāo)簽：FPGA設(shè)計(jì)EDA工具RTL 561 0

ASIC物理設(shè)計(jì)流程概述

Physical design是將電路描述（circuit description）轉(zhuǎn)化成物理版圖（physical layout）的過程。

2023-05-23 標(biāo)簽：RTLSTDASIC技術(shù) 1093 0

如何去實(shí)現(xiàn)一個(gè)半加器電路的設(shè)計(jì)呢？

加法器用于兩個(gè)數(shù)或者多個(gè)數(shù)的加和，加法器又分為半加器（half adder）和全加器（full adder）。

2023-05-22 標(biāo)簽：led燈加法器RTL 4438 0

多路選擇器設(shè)計(jì)

組合邏輯電路的輸出信號(hào)只與當(dāng)前時(shí)刻的輸入信號(hào)有關(guān)，與其他時(shí)刻的輸入狀態(tài)無關(guān)，無存儲(chǔ)電路或反饋電路。

2023-05-22 標(biāo)簽：led燈RTL組合邏輯電路 1732 0

基于FPGA開發(fā)板點(diǎn)亮LED燈

設(shè)計(jì)規(guī)劃--波形繪制--編寫代碼--代碼編譯--編寫testbench--對(duì)比波形--綁定管腳--全編譯--上板驗(yàn)證

2023-05-22 標(biāo)簽：led燈時(shí)序電路RTL 1199 0