時序

Zynq UltraScale+ZU+的電源域

PS部分和PL部分的上電時序是獨立的，為了防止損壞器件，器件內部已經(jīng)進行了隔離。

2022-11-02 標簽：電源接口Xilinx 1823 0

如何檢查時序窗口的穩(wěn)定性

描述設計時序時，所有的時序檢查都有一個參考事件（reference event）和一個數(shù)據(jù)事件（data event），數(shù)據(jù)事件常常是數(shù)據(jù)信號，而參考事...

2022-10-19 標簽：數(shù)據(jù)時序 3702 0

與初始化相關的重要寄存器介紹

在上例中，介紹了配置OV5640所需的SCCB時序，以及具體的實現(xiàn)。本例將介紹與初始化相關的重要寄存器，以及上電時序。

2022-10-18 標簽：寄存器攝像頭時序 1656 0

FlexSPI外設關于行列地址Memory支持

但是市面上也有一些特殊的存儲器（比如八線 HyperBus Flash/RAM， OctalRAM 等）采用了行列混合尋址方式，對于這類存儲器，我們在 ...

2022-10-14 標簽：存儲器Memory時序 1029 0

FlexSPI外設如何支持行列混合尋址存儲器

關于FlexSPI外設的lookupTable，之前寫過一篇非常詳細的文章 《從頭開始認識i.MX RT啟動頭FDCB里的lookupTable》，這篇...

2022-10-13 標簽：寄存器存儲器時序 1108 0

Vivado IDE 中的Timing Constraints窗口介紹

隨著設計復雜度和調用 IP 豐富度的增加，在調試時序約束的過程中，用戶常常會對除了頂層約束外所涉及的繁雜的時序約束感到困惑而無從下手。舉個例子，用戶在 ...

2022-09-15 標簽：接口時序Vivado 1580 0

時序不滿足的典型案例及解決方法

原先的時序報告： 根據(jù)時序報告中的路徑提示，在ILA的某個路徑上建立時間過長，而程序中并未例化ila的核，只是使用了chipscrop.。所以猜測是ch...

2022-08-22 標簽：時鐘程序時序 1707 0

關于相對論里因果律的問題

在牛頓力學里，時間是絕對的，所有參考系都共用同一個時間。因此，只要在某個參考系里事件A先于事件B發(fā)生，那必然在所有的參考系里事件A都先于事件B。

2022-08-15 標簽：時序牛頓 1279 0

FPGA時序分析時fast corner和slow corner是什么？

與雙極晶體管不同，在不同的晶片之間以及在不同的批次之間，MOSFETs 參數(shù)變化很 大。為了在一定程度上減輕電路設計任務的困難，工藝工程師們要保證器件的...

2022-08-10 標簽：fpga時序SiCMOSFETs 2867 0

AXI總線協(xié)議的幾種時序介紹

由于ZYNQ架構和常用接口IP核經(jīng)常出現(xiàn) AXI協(xié)議，賽靈思的協(xié)議手冊講解時序比較分散。所以筆者收藏AXI協(xié)議的幾種時序，方便編程。

2022-08-02 標簽：時序總線協(xié)議AXI 7957 0

setup/hold的概念

2022-07-25 標簽：數(shù)據(jù)時序代碼 1984 0