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RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

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rtl技術(shù)

聊一聊FPGA中的IP都是怎么區(qū)分的呢？

現(xiàn)今的FPGA設(shè)計(jì)規(guī)模越來(lái)越龐大，功能越來(lái)越復(fù)雜，因此FPGA設(shè)計(jì)的每個(gè)部分都從頭開(kāi)始著手是不切實(shí)際的。

2023-05-22 標(biāo)簽：FPGA設(shè)計(jì)寄存器 EDA工具 1956 0

原來(lái)SpinalHDL中BlackBox封裝數(shù)組接口如此簡(jiǎn)單

當(dāng)在SpinalHDL中調(diào)用別人的RTL代碼時(shí)，需要采用BlackBox進(jìn)行封裝。對(duì)于大多數(shù)場(chǎng)景，想必小伙伴們都已輕車熟路。今天著重來(lái)看下當(dāng)RTL代碼的...

2023-05-22 標(biāo)簽：接口封裝 RTL 678 0

UVM Transaction-Level Modeling (TLM)概述

驗(yàn)證生產(chǎn)力的關(guān)鍵之一是在一個(gè)合適的抽象級(jí)別上考慮驗(yàn)證問(wèn)題。也就是說(shuō)，在驗(yàn)證DUT時(shí)應(yīng)該創(chuàng)建一個(gè)支持適當(dāng)抽象級(jí)別的驗(yàn)證環(huán)境。

2023-05-22 標(biāo)簽：RTL UVM TLM 665 0

多片F(xiàn)PGA原型平臺(tái)中的啟動(dòng)同步研究

假如給定FPGA內(nèi)的時(shí)鐘沒(méi)有正確運(yùn)行，那么我們多片F(xiàn)PGA系統(tǒng)的整體將不能同時(shí)啟動(dòng)，這將有可能是致命的。

2023-05-22 標(biāo)簽：fpga 分頻器 pll 236 0

在高速設(shè)計(jì)中跨多個(gè)FPGA分配復(fù)位信號(hào)

SoC設(shè)計(jì)中通常會(huì)有“全局”同步復(fù)位，這將影響到整個(gè)設(shè)計(jì)中的大多數(shù)的時(shí)序設(shè)計(jì)模塊，并在同一時(shí)鐘沿同步釋放復(fù)位。

2023-05-18 標(biāo)簽：fpga SoC設(shè)計(jì)PAD 198 0

RAL寄存器模型操作圖鑒

寄存器模型操作，指的是通過(guò)寄存器模型對(duì)RTL中寄存器進(jìn)行讀寫訪問(wèn)，或者同步寄存器模型與RTL中寄存器的值。

2023-05-17 標(biāo)簽：寄存器 RTL UVM 822 0

從Verilog PLI到SystemVerilog DPI的演變過(guò)程

寫過(guò)Verilog和systemverilog的人肯定都用過(guò)系統(tǒng)自定義的函數(shù)$display，這是預(yù)定好的，可以直接調(diào)用的功能。

2023-05-16 標(biāo)簽：Verilog C語(yǔ)言 RTL 773 0

看一下多片F(xiàn)PGA原型驗(yàn)證系統(tǒng)的時(shí)鐘同步

SoC設(shè)計(jì)是一個(gè)整體的芯片設(shè)計(jì)，最終整個(gè)設(shè)計(jì)將在統(tǒng)一到一塊硅片上完成整個(gè)芯片

2023-05-16 標(biāo)簽：fpga 緩沖器 SoC設(shè)計(jì) 485 0

淺析Stream里的隱式轉(zhuǎn)換

Stream、Flow是在電路描述里經(jīng)常用到的對(duì)象。

2023-05-15 標(biāo)簽：RTL HDL語(yǔ)言 409 0

IC設(shè)計(jì)全流程和要用到的EDA工具介紹

設(shè)計(jì)一款芯片，明確需求（功能和性能）之后，先由架構(gòu)工程師設(shè)計(jì)架構(gòu)，得出芯片設(shè)計(jì)方案，前端設(shè)計(jì)工程師形成RTL代碼，驗(yàn)證工程師進(jìn)行代碼驗(yàn)證，再通過(guò)后端設(shè)計(jì)...

2023-05-12 標(biāo)簽：電源 IC設(shè)計(jì)eda 1748 0

如何通過(guò)Vivado Synthesis中的URAM矩陣自動(dòng)流水線化來(lái)實(shí)現(xiàn)最佳時(shí)序性能

UltraRAM 原語(yǔ)（也稱為 URAM）可在 Xilinx UltraScale + 架構(gòu)中使用，而且可用來(lái)高效地實(shí)現(xiàn)大容量深存儲(chǔ)器。由于大小和性能方...

2023-05-08 標(biāo)簽：存儲(chǔ)器 Xilinx 流水線 1486 0

FPGA原型系統(tǒng)裝配文件：Assign Traces介紹

多片F(xiàn)PGA原型驗(yàn)證系統(tǒng)的拓?fù)溥B接方式各不相同，理想的多片F(xiàn)PGA原型驗(yàn)證系統(tǒng)應(yīng)該可以靈活配置，可以使用其相應(yīng)的EDA工具

2023-05-08 標(biāo)簽：FPGA設(shè)計(jì)連接器 EDA工具 457 0

芯片設(shè)計(jì)里的Multi-Bit FF方法討論

在現(xiàn)代的芯片設(shè)計(jì)里邊，工程師在優(yōu)化功耗和面積上無(wú)所不有其極，這里討論的multi-bit FF 就是其中的一種方法或者稱之為一種流程。

2023-05-08 標(biāo)簽：芯片設(shè)計(jì)RTL DCT 1307 0

簡(jiǎn)述Vivado中的Elaborate的作用

在Vivado的界面中，有個(gè)RTL ANALYSIS->Open Elaborated Design的選項(xiàng)，可能很多工程師都沒(méi)有使用過(guò)。因?yàn)榇蠹一?..

2023-05-05 標(biāo)簽：RTL design Vivado 1116 0

參數(shù)化RTL的驗(yàn)證思路

參數(shù)化的代碼需要在靈活性和復(fù)雜性之間做出平衡，而且高度參數(shù)化代碼的驗(yàn)證是一個(gè)非常具有挑戰(zhàn)性的工作。

2023-05-05 標(biāo)簽：RTL UVM SVA 1484 0

淺析芯片驗(yàn)證中的scoreboard

在芯片驗(yàn)證中，我們隨機(jī)發(fā)送數(shù)據(jù)激勵(lì)，同時(shí)使用scoreboard進(jìn)行數(shù)據(jù)完整性檢查。

2023-05-04 標(biāo)簽：RTL 芯片驗(yàn)證 843 0

數(shù)字硬件建模SystemVerilog之Interface方法概述

SystemVerilog Interface是modport的一種，但比簡(jiǎn)單的輸入、輸出或輸入輸出端口的功能更多。

2023-04-28 標(biāo)簽：時(shí)鐘發(fā)生器 RTL UVM 2254 0

芯片驗(yàn)證中的scoreboard分析

在芯片驗(yàn)證中，我們隨機(jī)發(fā)送數(shù)據(jù)激勵(lì)，同時(shí)使用scoreboard進(jìn)行數(shù)據(jù)完整性檢查。 scoreboard使用的關(guān)鍵在于如何啟動(dòng)檢查以及檢查的內(nèi)容...

2023-04-28 標(biāo)簽：數(shù)據(jù)RTL 芯片驗(yàn)證 964 0

如何對(duì)SoC進(jìn)行手動(dòng)FPGA分區(qū)

對(duì)SoC芯片要進(jìn)行FPGA原型驗(yàn)證，假如設(shè)計(jì)較大，要將SoC中不同功能模塊或者邏輯模塊分別分配到特定的FPGA，那么對(duì)SoC的分割策略尤為重要

2023-04-27 標(biāo)簽：fpga SoC芯片 RTL 856 0

不同的Verilog代碼功耗與面積(PPA)差距能有多大？

ISP模塊中的同樣功能，兩份代碼，仿真功能都是OK的，區(qū)別是多打了一拍。

2023-04-26 標(biāo)簽：Verilog RTL Verilog語(yǔ)言 2161 0

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