靜態(tài)時(shí)序分析包括建立時(shí)間分析和保持時(shí)間分析。建立時(shí)間設(shè)置不正確可以通過降低芯片工作頻率解決，保持時(shí)間設(shè)置不正確芯片無法正常工作。
2022-08-22 10:38:24
3289 建立時(shí)間(setup time)和保持時(shí)間(hold time)是時(shí)序分析中最重要的概念之一，深入理解建立時(shí)間和保持時(shí)間是進(jìn)行時(shí)序分析的基礎(chǔ)。
2023-06-21 10:44:01881 
今天有個(gè)小伙伴遇到一個(gè)問題，就是在vivado里面綜合后看到的建立時(shí)間和保持時(shí)間裕量都是inf，我們來看看怎么解決這個(gè)問題。
2023-07-30 10:26:02648 
不論數(shù)字信號(hào)的上升沿是抖還是慢，在信號(hào)跳變時(shí)，總會(huì)有一段過渡時(shí)間處于邏輯判斷閾值的上限和下限之間，從而造成邏輯的不確定狀態(tài)，更糟糕的是，通常的數(shù)字信號(hào)都不止一路，可能是多路信號(hào)一起傳輸來代表一些邏輯
2023-11-29 16:36:16331 
我理解這個(gè)D觸發(fā)正常運(yùn)轉(zhuǎn)要滿足四個(gè)約束，第一個(gè)是建立時(shí)間，第二個(gè)是保持時(shí)間，第三個(gè)是對(duì)于最后一個(gè)傳輸門的關(guān)斷時(shí)間的控制，第四個(gè)是[時(shí)鐘周期]() 約束。
2023-12-04 15:44:02352 
。和上面分析時(shí)鐘與地址信號(hào)一樣，如果DQ與DQS之間等長做的不好，DQS的時(shí)鐘邊沿就不會(huì)保持在DQ的中間位置，這樣建立時(shí)間或者保持時(shí)間的裕量就會(huì)變小?！ ∠群唵蔚膩砜匆粡垐D 圖9 延時(shí)偏差對(duì)時(shí)
2018-09-20 10:59:44
分析時(shí)鐘與地址信號(hào)一樣，如果DQ與DQS之間等長做的不好，DQS的時(shí)鐘邊沿就不會(huì)保持在DQ的中間位置，這樣建立時(shí)間或者保持時(shí)間的裕量就會(huì)變小。先簡單的來看一張圖 圖9 延時(shí)偏差對(duì)時(shí)
2018-09-19 16:21:47
如圖，建立時(shí)間和保持時(shí)間都是針對(duì)的時(shí)鐘沿，如圖所示，時(shí)鐘沿有一個(gè)上升的過程，圖中虛線與clk上升沿的交點(diǎn)是什么？幅值的50%？還是低電平(低于2.5V)往高電平(高于2.5V)跳轉(zhuǎn)的那個(gè)點(diǎn)？
2018-11-29 00:20:02
是一條路徑上的相連的兩個(gè)寄存器，數(shù)據(jù)輸入到 T1 經(jīng)過1 個(gè) clk 之后，傳輸到 T2;Tco 為經(jīng)過寄存器 T1 的傳輸延時(shí)；Tdelay 為經(jīng)過組合邏輯的傳輸延時(shí)；Tsetup 為 T2 的建立時(shí)間
2015-03-10 23:19:03
作者: TI專家 Bruce Trump翻譯: TI信號(hào)鏈工程師 Michael Huang (黃翔) 建立時(shí)間是運(yùn)放階躍響應(yīng)進(jìn)入和停留在最終值的特定誤差范圍內(nèi)的所需時(shí)間。它在一些應(yīng)用中十分重要
2018-09-20 16:32:36
Hi,All AD7195數(shù)據(jù)手冊中講，當(dāng)選擇Sinc(4)濾波（禁用斬波，禁用零延時(shí)），在通道切換或單個(gè)通道上進(jìn)行轉(zhuǎn)換且輸入發(fā)生階躍變化時(shí)，ADC建立時(shí)間為4/fadc。 我的問題時(shí)，如果使用了
2018-11-06 09:08:07
ADC時(shí)延和建立時(shí)間的區(qū)別是什么？以及ADC時(shí)延和建立時(shí)間將會(huì)如何影響您的應(yīng)用電路？
2021-04-12 07:19:18
有沒有人遇到在DC綜合后分析建立時(shí)間時(shí)序，關(guān)鍵路徑時(shí)序違例是因?yàn)槠鹗键c(diǎn)是在時(shí)鐘的下降沿開始驅(qū)動(dòng)的，但是設(shè)計(jì)中都是時(shí)鐘上升沿觸發(fā)的。在線等待各位大牛解惑！很急 求大神幫忙！
2015-01-04 15:17:16
在DQ的中間位置，這樣建立時(shí)間或者保持時(shí)間的裕量就會(huì)變小。先簡單的來看一張圖圖9 延時(shí)偏差對(duì)時(shí)序的影響上圖中，T_vb與T_va表示的是主控芯片在輸出數(shù)據(jù)時(shí)時(shí)鐘與數(shù)據(jù)之間的時(shí)序參數(shù)。在理想情況下，時(shí)鐘
2018-09-20 10:29:55
8.11 建立時(shí)間違規(guī)的情況我們再來看看保持時(shí)間違規(guī)的情況，如圖8.12所示，這次是數(shù)據(jù)傳輸得太快了，原本應(yīng)該下一個(gè)時(shí)鐘周期到達(dá)clk_r3的數(shù)據(jù)竟然在clk_r3的前一個(gè)時(shí)鐘周期的保持時(shí)間還未過去
2015-07-17 12:02:10
幾天前量測了下intel 南橋發(fā)出到一個(gè)電源控制器的I2C信號(hào)，發(fā)現(xiàn)數(shù)據(jù)建立時(shí)間（hold time）只有150ns左右，I2C協(xié)議里面所說至少300ns，這個(gè)問題該怎么解決啊 求大神指導(dǎo)建立時(shí)間有
2013-12-08 00:38:24
PLL jitter 對(duì)建立時(shí)間和保持時(shí)間有什么樣的影響？哪位大神給解答下
2015-10-30 11:16:30
簡單的來分析一下數(shù)據(jù)的建立時(shí)間和保持時(shí)間應(yīng)該滿足怎樣的關(guān)系才能保證被時(shí)鐘lcd_clk穩(wěn)定的鎖存到ADV7123芯片中。首先，我們需要來看看這個(gè)實(shí)例的時(shí)鐘launch edge和latch edge
2019-04-10 06:33:34
在為ad7610選擇一個(gè)單電源的驅(qū)動(dòng)放大器，手冊中推薦的ad8021是雙電源，建立時(shí)間參數(shù)為：Settling Time to 0.01% VO = 1 V step, RL = 500 Ω 23
2023-11-17 06:22:37
請問，建立時(shí)間裕量為負(fù)值該怎么處理。
2013-12-02 10:38:55
？2. 對(duì)于連續(xù)模式和單次模式，建立時(shí)間是否可保持一樣？ 3. 有沒有在轉(zhuǎn)換時(shí)間為 500 毫秒的情況下實(shí)現(xiàn)每秒 500 次采樣的可能性？
2019-05-30 14:50:14
什么是同步邏輯和異步邏輯？同步電路和異步電路的區(qū)別在哪？為什么觸發(fā)器要滿足建立時(shí)間和保持時(shí)間？
2021-09-28 08:51:33
什么是同步邏輯和異步邏輯？同步電路和異步電路的區(qū)別在哪？為什么觸發(fā)器要滿足建立時(shí)間和保持時(shí)間？什么是亞穩(wěn)態(tài)？為什么兩級(jí)觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？
2021-08-09 06:14:00
什么叫建立時(shí)間,保持時(shí)間,和恢復(fù)時(shí)間
2017-04-08 16:52:35
setip 建立時(shí)間 holdup 保持時(shí)間 建立時(shí)間是指， 時(shí)鐘邊緣前，數(shù)據(jù)信號(hào)保持不變的的時(shí)間，保持時(shí)間 是指時(shí)鐘跳變邊緣數(shù)據(jù)信號(hào)數(shù)據(jù)信號(hào)保持不變的時(shí)間。
2019-08-02 11:54:27
。這種方法把準(zhǔn)確性和精確度建立在波形生成器和采樣保持電路的相對(duì)速度上。 受測器件的步進(jìn)輸入 本文中，建立時(shí)間是指使用某個(gè)理想步進(jìn)輸入，到受測器件（DUT）進(jìn)入并維持在某個(gè)規(guī)定誤差范圍（終值對(duì)稱）內(nèi)
2012-07-30 17:36:20
關(guān)于數(shù)字IC的建立時(shí)間以及保持時(shí)間你想知道的都在這
2021-09-18 07:24:40
的通道密度。本文將說明多路復(fù)用器輸入端的建立瞬變（由多路復(fù)用器輸出端的大尺度開關(guān)瞬變引起）導(dǎo)致需要較長采集時(shí)間，使得多通道數(shù)據(jù)采集系統(tǒng)的整體吞吐量顯著降低。然后，本文將著重闡述使輸入建立時(shí)間最小化以及
2018-10-23 14:32:23
多路復(fù)用器輸入端的建立瞬變（由多路復(fù)用器輸出端的大尺度開關(guān)瞬變引起）導(dǎo)致需要較長采集時(shí)間，使得多通道數(shù)據(jù)采集系統(tǒng)的整體吞吐量顯著降低。然后，文中將著重闡述使輸入建立時(shí)間最小化以及提高數(shù)據(jù)吞吐量和系統(tǒng)
2018-10-29 17:06:48
密度。本文將說明多路復(fù)用器輸入端的建立瞬變(由多路復(fù)用器輸出端的大尺度開關(guān)瞬變引起)導(dǎo)致需要較長采集時(shí)間，使得多通道數(shù)據(jù)采集系統(tǒng)的整體吞吐量顯著降低。然后，本文將著重闡述使輸入建立時(shí)間最小化以及提高數(shù)據(jù)吞吐量和系統(tǒng)效率所需的設(shè)計(jì)權(quán)衡。
2020-12-28 07:30:52
對(duì)于一個(gè)ADF芯片，比如手上有一塊ADF4016，如果外圍條件穩(wěn)定，外圍觸發(fā)信號(hào)的時(shí)刻及幅度都能確定，內(nèi)部器件穩(wěn)態(tài)建立時(shí)間是否每次都有區(qū)別？如果不是，穩(wěn)態(tài)建立需要的時(shí)間精度能到什么級(jí)別？我看說明書上只寫了T1-T6的穩(wěn)態(tài)所需最小時(shí)間，沒有精度說明，有沒有相關(guān)的資料？
2018-10-29 09:13:25
建立時(shí)間測量的采樣保持方法測試裝置存在哪些局限性？
2021-04-09 06:08:05
建立時(shí)間（Setup Time）是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來之前，數(shù)據(jù)保持穩(wěn)定不變的時(shí)間?！ ≥斎胄盘?hào)應(yīng)該提前時(shí)鐘上升沿（如上升沿有效）Tsu時(shí)間到達(dá)芯片，這個(gè) Tsu就是建立時(shí)間。如果不滿足建立時(shí)間
2021-07-26 07:36:01
誰來詳盡說明一下數(shù)字接口的建立和保持時(shí)間？
2021-04-12 06:30:44
請問，對(duì)于觸發(fā)器的時(shí)鐘信號(hào)，建立時(shí)間和保持時(shí)間有要求嗎？剛看到一個(gè)門控時(shí)鐘產(chǎn)生毛刺的反例，（如下圖）想到了這個(gè)問題。若此時(shí)鐘信號(hào)毛刺極小，有沒有可能被觸發(fā)器忽略呢？為什么呢？如果有可能小到什么程度會(huì)被忽略呢？
2012-01-27 18:44:58
作者：Kevin Duke德州儀器今天，我們將介紹兩種相關(guān)的動(dòng)態(tài)參數(shù) — 壓擺率與建立時(shí)間。如欲了解更多有關(guān)靜態(tài)和動(dòng)態(tài)參數(shù)的不同之處，敬請參閱本文。什么是壓擺率？TI退休員工模擬專家 Bruce
2018-09-13 09:56:17
建立時(shí)間是什么意思？精確測量ADC驅(qū)動(dòng)電路建立時(shí)間
2021-04-14 06:29:09
上引起的差異，為了更好地說明這些Skew對(duì)時(shí)序的具體影響，下面我們還是通過時(shí)序圖分析的方法來計(jì)算一下源同步時(shí)鐘系統(tǒng)中信號(hào)的建立時(shí)間裕量和保持時(shí)間裕量。首先考慮建立時(shí)間裕量：和普通時(shí)序分析的方法一下，我們也是從
2014-12-30 14:05:08
AD8021的建立時(shí)間具體是多少，在Datasheet上The AD8021 is a well-behaved amplifier that settles to 0.01% in 23 ns
2018-07-30 06:55:57
您好：我在ADE7880的文檔中多處看到建立時(shí)間，那我在配置或者在編程中如何去考慮這個(gè)建立時(shí)間？
2018-11-05 09:00:08
一般運(yùn)算放大器的datasheet都會(huì)給出0.01%建立時(shí)間（有的給出0.1%建立時(shí)間），比如ADA4897，給出2V階躍測試時(shí)0.01%建立時(shí)間為90 ns。
因此對(duì)于單運(yùn)放電路來說，建立時(shí)間
2023-11-27 06:54:56
一般運(yùn)算放大器的datasheet都會(huì)給出0.01%建立時(shí)間（有的給出0.1%建立時(shí)間），比如ADA4897，給出2V階躍測試時(shí)0.01%建立時(shí)間為90 ns。因此對(duì)于單運(yùn)放電路來說，建立時(shí)間可以
2018-11-13 15:08:15
在為ad7610選擇一個(gè)單電源的驅(qū)動(dòng)放大器，手冊中推薦的ad8021是雙電源，建立時(shí)間參數(shù)為：Settling Time to 0.01% VO = 1 V step, RL = 500 Ω 23
2018-08-01 09:25:24
16444_[。只有降低SPI頻率到20MHz才ok。（2）問題分析：通過示波器測量，發(fā)現(xiàn)DM9051的cs建立時(shí)間和保持時(shí)間很緊張，其它信號(hào)質(zhì)量和時(shí)序ok，需要增加cs的建立時(shí)間和保持時(shí)間來試試。（3
2023-02-15 06:55:16
T2max,最小為T2min。問，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件
2019-09-09 17:19:55
計(jì)算開關(guān)電容ADC的建立時(shí)間:很多C8051F器件具有片內(nèi)模/數(shù)轉(zhuǎn)換器ADC這些ADC使用一個(gè)采樣電容該電容被充電到輸入信號(hào)電壓由SAR邏輯進(jìn)行數(shù)據(jù)轉(zhuǎn)換由于存在ADC采樣電容輸入阻抗和外部輸
2008-10-30 18:25:08
24 該文簡要討論了環(huán)路性能(建立時(shí)間，相位噪聲和雜散信號(hào))和環(huán)路參數(shù)(帶寬，相位裕度等)的相互關(guān)系。提出并分析了一種自適應(yīng)的具有快速建立時(shí)間的鎖相環(huán)結(jié)構(gòu)及其關(guān)鍵模塊(鑒相
2010-04-23 08:33:5320 常估算運(yùn)算放大器建立時(shí)間的方法受示波器分辨率或電路寄生的制約，而且這些方法都未考慮模數(shù)轉(zhuǎn)換器（ADC）的采樣電路、封裝寄生電容和電感等因素。對(duì)此給出了一個(gè)精
2010-12-20 17:51:3739 基本概念：線與邏輯、鎖存器、緩沖器、建立時(shí)間、緩沖時(shí)間
基本概念：線與邏輯、鎖存器、緩沖器、建立時(shí)間、緩沖時(shí)間
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2007-08-21 15:17:271169 什么是Setup 和Holdup時(shí)間？
a) 什么是Setup 和Holdup時(shí)間？ 建立時(shí)間（setup time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)
2007-09-11 22:53:4110559 時(shí)延和建立時(shí)間setup在ADC電路中的區(qū)別:對(duì)于大多數(shù) ADC 用戶來說，“時(shí)延”和“建立時(shí)間”這兩個(gè)術(shù)語有時(shí)可以互換。但對(duì)于 ADC 設(shè)計(jì)人員而言，他們非常清楚
2007-11-22 23:33:071430 解讀高速數(shù)/模轉(zhuǎn)換器(DAC)的建立和保持時(shí)間
摘要：本應(yīng)用筆記定義了高速數(shù)/模轉(zhuǎn)換器(DAC)的建立和保持時(shí)間，并給出了相應(yīng)的圖例。
2008-09-11 21:07:24821 
用于測試運(yùn)算放大器建立時(shí)間的基本設(shè)備包括：一個(gè)高品 質(zhì)(且昂貴)的平頂脈沖發(fā)生器用作DUT的輸入；一個(gè) DUT測試夾具，在運(yùn)算放大器插口電源引腳處具有電源和 旁路電容；以及一個(gè)
2011-03-28 17:19:440 本文將介紹一種新方法，其經(jīng)過證明可以有效地完成這些測量工作。它是一種相對(duì)低成本、簡單的建立時(shí)間測量方法。這種方法把準(zhǔn)確性和精確度建立在波形生成器和采樣保持電路的相
2012-07-27 10:25:161034 
如何計(jì)算多路復(fù)用器的建立時(shí)間和采樣速率
2013-08-21 17:33:120 建立時(shí)間和保持時(shí)間貫穿了整個(gè)時(shí)序分析過程。只要涉及到同步時(shí)序電路，那么必然有上升沿、下降沿采樣，那么無法避免setup-time 和 hold-time這兩個(gè)概念。 1. 什么是setup-time
2017-02-08 14:48:114927 今天，我們將介紹兩種相關(guān)的動(dòng)態(tài)參數(shù) — 壓擺率與建立時(shí)間。如欲了解更多有關(guān)靜態(tài)和動(dòng)態(tài)參數(shù)的不同之處，敬請參閱本文。
2018-07-10 16:14:005294 
本篇仿真介紹放大器的建立時(shí)間，也稱為上升時(shí)間。它是高速放大電路、或在SARADC驅(qū)動(dòng)電路設(shè)計(jì)時(shí)，需要謹(jǐn)慎評(píng)估的參數(shù)。
2021-02-15 16:37:005256 
AN-1024: 如何計(jì)算多路復(fù)用器的建立時(shí)間和采樣速率
2021-03-21 09:43:427 MT-046：運(yùn)算放大器建立時(shí)間
2021-03-21 11:48:1011 AN-748: 高速CMOS輸入DAC中的建立和保持時(shí)間測量
2021-03-21 17:13:511 AN-256：準(zhǔn)確測試運(yùn)算放大器建立時(shí)間
2021-04-17 19:28:041 AN74組件和測量改進(jìn)確保16位DAC建立時(shí)間
2021-04-20 08:04:188 AN10-運(yùn)算放大器建立時(shí)間的測量方法
2021-04-27 15:21:402 AN-359：運(yùn)算放大器的建立時(shí)間
2021-04-29 15:28:463 寬帶放大器的128-2納秒、1%分辨率的建立時(shí)間測量
2021-05-25 17:05:586 AN79-30納秒精密寬帶放大器建立時(shí)間測量
2021-05-27 09:22:107 本篇通過仿真介紹放大器的建立時(shí)間，也稱為上升時(shí)間。它是高速放大電路、或在SAR ADC驅(qū)動(dòng)電路設(shè)計(jì)時(shí)，需要謹(jǐn)慎評(píng)估的參數(shù)。
2023-02-22 11:29:31286 
運(yùn)算放大器建立時(shí)間是保證數(shù)據(jù)采集系統(tǒng)性能的關(guān)鍵參數(shù)。為了實(shí)現(xiàn)精確的數(shù)據(jù)采集，運(yùn)算放大器輸出必須在A/D轉(zhuǎn)換器能夠準(zhǔn)確數(shù)字化數(shù)據(jù)之前建立。然而，建立時(shí)間通常不是一個(gè)容易測量的參數(shù)。
2023-06-17 10:37:54366 
??本文主要介紹了建立時(shí)間和保持時(shí)間。
2023-06-21 14:38:261080 
在時(shí)序電路設(shè)計(jì)中，建立時(shí)間/保持時(shí)間可以說是出現(xiàn)頻率最高的幾個(gè)詞之一了，人們對(duì)其定義已經(jīng)耳熟能詳，對(duì)涉及其的計(jì)算（比如檢查時(shí)序是否正確，計(jì)算最大頻率等）網(wǎng)上也有很多。
2023-06-27 15:43:554589 
建立時(shí)間和保持時(shí)間是SOC設(shè)計(jì)中的兩個(gè)重要概念。它們都與時(shí)序分析有關(guān)，是確保芯片正常工作的關(guān)鍵因素。
2023-08-23 09:44:55388 文件提到兩種setup/hold測量方式：10% push-up和pass/fail，按照TSMC說法，前者會(huì)更樂觀一些，因此如果是采用前者（10% push-up）的測量方式得到建立時(shí)間和保持時(shí)間，需要十份小心時(shí)序裕量是否足夠，最好人為添加margin。
2023-12-05 11:19:38695 
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