IBM開發(fā)具辨識能力的類似人腦芯片—SyNAPSE

　　IBM的SyNAPSE 晶片擁有1百萬個(gè)人工神經(jīng)元（類腦細(xì)胞）和2.56億個(gè)突觸（儲(chǔ)存單元），以及4，096個(gè)稱為「神經(jīng)突觸」（neurosynaptic）的處理核心執(zhí)行作業(yè)，并整合記憶體、運(yùn)算、通訊，以及以一種非同步事件驅(qū)動(dòng)、平行與容錯(cuò)的方式作業(yè)。

　　「這款處理器整合了54億個(gè)電晶體，可說是IBM有史以來最大的晶片，而且，據(jù)我們所知是至今全世界最大型的晶片，但功耗僅70mW，」Modha說。

　　為了衡量這一龐大的晶片的性能，IBM發(fā)明了一種新的度量標(biāo)準(zhǔn)——每秒突觸運(yùn)算（synaptic operations per second；SOPS），以取代每秒浮點(diǎn)運(yùn)算（FLOPS）性能。

　　「該晶片可提供每瓦460億的SOPS，這款相當(dāng)于一張郵票大小的超級電腦重量卻輕如羽毛，所需的電源也僅約一款助聽器的用量，」Modha說，「它可作為監(jiān)控感測器、行動(dòng)裝置、執(zhí)行云端服務(wù)以及超級運(yùn)算的理想應(yīng)用?！?/p>

　　該架構(gòu)每平方公分消耗20mW功耗，比當(dāng)今微處理器所需的功率更低5，000倍以上。該晶片架構(gòu)基于先前在每個(gè)neurosynaptic核心中內(nèi)含256個(gè)神經(jīng)元的上一代晶片。而在這款第二代晶片中，IBM不僅為其縮減了15倍的晶片面積、功耗降低100倍，同時(shí)還為每個(gè)晶片增加至4096個(gè)核心。

　　該核心由晶片上網(wǎng)狀網(wǎng)路以及相鄰晶片間直接連結(jié)的方式進(jìn)行連結(jié)。各晶片之間無縫地彼此連接，以期形成未來neurosynaptic超級電腦的基礎(chǔ)。此外，為了證明其可擴(kuò)展性，IBM并展示了一款16晶片的系統(tǒng)，可將晶片架構(gòu)擴(kuò)展至1，600萬個(gè)可編程的神經(jīng)元以及40億個(gè)可編程的突觸，其終極目標(biāo)在于達(dá)到人腦神經(jīng)系統(tǒng)所需的100兆或更多個(gè)突觸。

　　「我們認(rèn)為，這款晶片為這款具有全新架構(gòu)、無與倫比的規(guī)模、速度、功效和可擴(kuò)展性的neurosynaptic電腦，建立了一個(gè)全新的里程碑，」Modha說。

　　該晶片（左）布局是由64x64個(gè)神經(jīng)突觸核心陣列組成，每個(gè)核心（右）內(nèi)含256顆神經(jīng)元以及65，536個(gè)突觸，以實(shí)現(xiàn)密集運(yùn)算、儲(chǔ)存與通訊。

　　IBM表示，經(jīng)由整合處理、儲(chǔ)存與通訊，目前已能消除令人生畏的von Neumann瓶頸––迫使傳統(tǒng)微處理器求助于多層次功耗快取。而且，由于所有的核心以平行方式執(zhí)行，不必再以GHz級的功耗作業(yè)。事實(shí)上，1kHz晶片時(shí)脈可用于離散神經(jīng)元?jiǎng)討B(tài)。而藉由在整個(gè)晶片上平均分散核心，使該架構(gòu)具備容錯(cuò)能力；任何核心錯(cuò)誤都不至于影響運(yùn)算結(jié)果。

　　該晶片采用三星（Samsung）的28nm制程制造，以實(shí)現(xiàn)高密度的晶片記憶體與低泄漏電晶體性能。Modha表示該晶片第一次上電就能完美的運(yùn)作。

　　Modha的公司目前正忙于開發(fā)一款新的模擬器、新的編程語言、新的編程環(huán)境、新的工具庫、新的演算法以及新的教學(xué)課程，旨在創(chuàng)造一個(gè)全球化的應(yīng)用生態(tài)系統(tǒng)。透過將運(yùn)算元件移動(dòng)至更接近感測器以及整合不同類型的感測器，研究人員們希望能夠打造出具有更佳配備的neurosynaptic電腦，以便有效處理即時(shí)數(shù)據(jù)串流的多種意義。

　　「我們開始與大學(xué)以及業(yè)界合作夥伴共同討論各種相關(guān)應(yīng)用，例如在相機(jī)上內(nèi)建物件辨識功能，或利用多感測器融合來實(shí)現(xiàn)聽覺處理，」Modha說，「而在汽車和醫(yī)療設(shè)備中，可以采用收集的方式來處理資料，或者是能完全意識環(huán)境變化的智慧型手機(jī)等應(yīng)用。」

　　IBM并致力于研究晶片可適應(yīng)現(xiàn)實(shí)世界變化的學(xué)習(xí)能力。該公司計(jì)劃利用在記憶體密度方面的CMOS進(jìn)展、3D整合以及新的感測器技術(shù)，以實(shí)現(xiàn)更低功耗、更緊密的封裝以及更快的速度。

　　這項(xiàng)研究計(jì)劃經(jīng)費(fèi)約5，300萬美元，分為四個(gè)階段進(jìn)行，并由DARPA提供贊助。該計(jì)劃還將探索可在未來五年內(nèi)實(shí)現(xiàn)商用化的可能性。

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